KR20040056197A - Method for fabricating of Trench power FET - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 구체적으로 트랜치 형성시의 하드 마스크를 제거한 후에 폴리 게이트 형성용 물질층의 증착하여 공정을 단순화하고 트랜치 프로파일을 향상시킬 수 있도록한 트랜치 파워 FET의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of fabricating a trench power FET which can simplify a process and improve a trench profile by removing a hard mask during trench formation and then depositing a layer of poly gate forming material. .
일반적으로 고전압 응용에 이용되는 전력용 반도체 소자는 그 내부에 존재하는 기생 트랜지스터의 턴 온을 유발하는 래치 업 현상의 억제가 무엇보다 중요하다고 할 수 있다.In general, the suppression of the latch-up phenomenon that causes the turn-on of the parasitic transistor existing inside the power semiconductor device used in high voltage applications is of paramount importance.
최근에는 플래너 공정이 적용된 전력용 반도체 소자보다 트랜치 공정이 적용된 전력용 반도체 소자가 각광받고 있다.Recently, power semiconductor devices having a trench process have been in the spotlight than power semiconductor devices having a planner process.
이 트랜치 공정이 적용된 전력용 반도체 소자는 플래너 공정이 적용된 전력용 반도체 소자에 비하여 집적도 측면에서 유리한 점을 가지고 있기 때문이다.This is because the power semiconductor device to which the trench process is applied has an advantage in terms of integration compared to the power semiconductor device to which the planner process is applied.
또한 플래너 공정이 적용된 전력용 반도체 소자에서의 특성 개선의 장애가 되어 왔던 기생 접합형 FET(Field Effect Transistor) 효과에 의한 저항 성분이 존재하지 않아 소자의 온 저항이 작다는 이점을 가진다.In addition, there is no resistance component due to the parasitic junction type FET (Field Effect Transistor) effect, which has been an obstacle in improving the characteristics of the power semiconductor device to which the planar process is applied.
종래 기술에서는 트랜지스터를 형성하기 위한 트랜치 프로세스 진행시 필드 옵션 공정이 폴리 게이트 버스의 격리(isolation)를 목적으로 적용된다.In the prior art, a field option process is applied for the isolation of the poly gate bus during the trench process for forming the transistor.
여기서, 트랜치를 형성하기 위한 마스크로 TEOS + 나이트라이드막 + 패드 산화막이 적층되는 구조로 형성한다.Herein, a TEOS + nitride film + pad oxide film is laminated as a mask for forming a trench.
이와 같은 공정 진행시에 실리콘 식각 프로파일은 우수하나 트랜치내에 게이트 폴리 증착할 때 트랜치 형성용 마스크(TEOS + 나이트라이드 + 패드산화막)이 존재하기 때문에 폴리 실리콘의 증착을 1회 이상을 하여야 한다.In this process, the silicon etching profile is excellent, but since the trench forming mask (TEOS + nitride + pad oxide film) exists in the gate poly deposition in the trench, the deposition of polysilicon should be performed at least once.
종래 기술의 트랜치 파워 FET를 형성하기 위한 공정 진행 다음과 같이 두가지 방법이 있다.Process Progress for Forming a Trench Power FET of the Prior Art There are two methods as follows.
첫째, 반도체 기판상에 패드 산화막(pad oxide) + 나이트라이드가 적층된 마스크를 적용하여 실리콘 트랜치를 구현하고 순차적으로 습식 식각 용액을 사용하여 마스크층을 제거한다.First, a silicon trench is formed by applying a mask in which pad oxide + nitride is stacked on a semiconductor substrate, and the mask layer is sequentially removed using a wet etching solution.
트랜치를 형성하기 위한 마스크를 제거한 후에 트랜치 게이트 폴리층을 형성한다.The trench gate poly layer is formed after removing the mask for forming the trench.
이와 같은 트랜치 형성 공정은 및 트랜치 게이트 폴리층 형성 공정은 진행이 단순하나 트랜치 프로파일이 양호하지 못한 문제점이 있다.Such a trench formation process and a trench gate poly layer formation process have a simple process but have a poor trench profile.
두 번째는 반도체 기판상에 패드 산화막(pad oxide) + 나이트라이드 + TEOS(Tetra Ethyl Ortho Silicate)를 차례로 적층하여 마스크를 형성한다.Second, a mask is formed by sequentially depositing a pad oxide film, nitride, and TEOS (Tetra Ethyl Ortho Silicate) on a semiconductor substrate.
그리고 마스크를 이용하여 반도체 기판을 선택적으로 식각하여 트랜치를 형성한다.The semiconductor substrate is selectively etched using a mask to form a trench.
그리고 마스크를 먼저 순차적으로 제거하지 않고 트랜치 게이트 폴리층을 증착하고, 트랜치 상부까지의 게이트 폴리층을 제거한 후에 TEOS층을 제거한다.The trench gate poly layer is deposited without first removing the mask sequentially, and then the TEOS layer is removed after removing the gate poly layer to the top of the trench.
그리고 다시 게이트 폴리층을 형성하는 방법이다.Then again, the gate poly layer is formed.
이와 같은 두 번째 방법은 추가 공정이 많아 공정 진행 측면에서 효율성이 떨어진다.This second method has many additional processes and is less efficient in terms of process progress.
그러나 이와 같은 종래 기술의 트랜치 파워 FET 소자의 제조 공정은 다음과 같은 문제점이 있다.However, the manufacturing process of the trench power FET device of the prior art has the following problems.
첫째, 트랜치를 형성하기 위한 마스크를 제거한 후에 트랜치 게이트 폴리층을 형성하는 방법은 공정이 단순하기는 하나 트랜치 프로파일이 양호하지 못한 문제점이 있다.First, the method of forming the trench gate poly layer after removing the mask for forming the trench has a problem in that the process profile is simple but the trench profile is not good.
둘째, 트랜치 형성후에 마스크를 순차적으로 제거하지 않고 먼저 트랜치 게이트 폴리층을 증착하고, 트랜치 상부까지의 게이트 폴리층을 제거한 후에 TEOS층을 제거하고 다시 게이트 폴리층을 형성하는 방법은 추가 공정이 많아 공정 진행 측면에서 효율성이 떨어진다.Second, a trench gate poly layer is deposited first without forming a mask sequentially after trench formation, and a gate poly layer is removed after removing the gate poly layer to the top of the trench, and then a gate poly layer is formed. It is less efficient in terms of progress.
본 발명은 이와 같은 종래 기술의 트랜치 파워 FET 소자의 문제를 해결하기 위하여 안출한 것으로, 트랜치 형성시의 하드 마스크를 제거한 후에 산화 공정을 진행하고 폴리 게이트 형성용 물질층의 증착하여 공정을 단순화하고 트랜치 프로파일을 향상시킬 수 있도록 한 트랜치 파워 FET의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem of the prior art trench power FET device, the removal of the hard mask during the trench formation proceeds the oxidation process and the deposition of the poly-gate forming material layer to simplify the process and trench It is an object of the present invention to provide a method of manufacturing a trench power FET that can improve the profile.
도 1은 본 발명에 따른 트랜치 파워 FET 형성시의 트랜치 식각후의 단면 구성도1 is a cross-sectional configuration after trench etching when forming a trench power FET according to the present invention
도 2는 본 발명에 따른 트랜치 파워 FET 형성시의 하드 마스크 제거후의 단면 구성도2 is a cross-sectional configuration diagram after removing the hard mask when forming the trench power FET according to the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
11. 반도체 기판 12. 패드 산화막11. Semiconductor substrate 12. Pad oxide film
13. 나이트라이드 14. TEOS13. Nitride 14. TEOS
이와 같은 목적을 달성하기 위한 본 발명에 따른 트랜치 파워 FET의 제조 방법은 반도체 기판상에 LOCOS 포토 공정으로 필드 산화 마스크를 형성하는 단계;필드 마스크를 이용하여 필드산화 공정을 진행하고 필드 마스크를 제거하는 단계;전면에 패드 산화막,나이트라이드막,TEOS층을 차례로 증착하고 선택적으로 패터닝하여 트랜치 형성용 하드 마스크를 형성하는 단계;상기 하드 마스크를 이용하여 반도체 기판을 선택적으로 식각하여 트랜치를 형성하는 단계;상기 트랜치 형성용 하드마스크를 제거하고, 트랜치 표면에 게이트 산화 공정을 진행하는 단계;게이트 산화막이 형성된 트렌치내에 게이트 폴리층을 증착하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a trench power FET according to the present invention for achieving the above object comprises the steps of: forming a field oxide mask on a semiconductor substrate by a LOCOS photo process; performing a field oxidation process using a field mask and removing the field mask Forming a hard mask for forming a trench by sequentially depositing and selectively patterning a pad oxide film, a nitride film, and a TEOS layer on a front surface; selectively etching a semiconductor substrate using the hard mask to form a trench; Removing the trench forming hard mask and performing a gate oxidation process on a surface of the trench; depositing a gate poly layer in a trench in which a gate oxide layer is formed.
본 발명에 따른 트랜치 파워 FET의 제조 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the method of manufacturing a trench power FET according to the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 트랜치 파워 FET 형성시의 트랜치 식각후의 단면 구성도이고, 도 2는 본 발명에 따른 트랜치 파워 FET 형성시의 하드 마스크 제거후의 단면 구성도이다.1 is a cross-sectional configuration after trench etching when forming a trench power FET according to the present invention, Figure 2 is a cross-sectional configuration after hard mask removal when forming a trench power FET according to the present invention.
본 발명은 액티브상의 트랜치 게이트 폴리층의 증착과 필드상의 게이트 버스 폴리층의 증착을 한번에 구현하여 한번의 폴리 실리콘 증착 공정으로 트랜치 게이트 폴리층을 형성할 수 있도록한 것이다.The present invention implements the deposition of the trench gate poly layer on the active layer and the deposition of the gate bus poly layer on the field at once so that the trench gate poly layer can be formed by one poly silicon deposition process.
즉, 트랜치 프로세스의 실리콘 식각 마스크(TEOS + 나이트라이드 + 패드 산화막)을 제거하고 게이트 폴리층을 증착하여 액티브상의 트랜치 게이트 폴리층과 필드 영역상의 폴리 실리콘 증착을 한번에 진행할 수 있도록한 것이다.In other words, the silicon etching mask (TEOS + nitride + pad oxide) of the trench process is removed and the gate poly layer is deposited so that the deposition of the trench gate poly layer on the active phase and the poly silicon deposition on the field region can be performed at once.
먼저, 도 1에서와 같이, 반도체 기판(11)상에 패드 산화막,나이트라이드막을 증착하고 LOCOS 포토 공정으로 패드 산화막,나이트라이드막을 선택적으로 식각하여 필드 마스크를 형성한다.First, as shown in FIG. 1, a pad oxide film and a nitride film are deposited on the semiconductor substrate 11, and the pad oxide film and the nitride film are selectively etched by a LOCOS photo process to form a field mask.
이어, 필드 마스크를 이용하여 필드산화 공정을 진행하고, 나이트라이드막(13),패드 산화막(12)을 차례로 제거한다.Subsequently, a field oxidation process is performed using a field mask, and the nitride film 13 and the pad oxide film 12 are sequentially removed.
이와 같이 LOCOS 공정에 의한 필드 산화막 형성이 완료된 후에 트랜치를 형성하기 위한 마스크층을 형성한다.In this manner, after the field oxide film formation by the LOCOS process is completed, a mask layer for forming a trench is formed.
즉, 패드 산화막(12),나이트라이드막(13),TEOS층(14)을 차례로 증착한다.That is, the pad oxide film 12, the nitride film 13, and the TEOS layer 14 are sequentially deposited.
그리고 포토리소그래피 공정으로 패드 산화막(12),나이트라이드막(13),TEOS층(14)을 선택적으로 식각하여 트랜치 형성용 하드 마스크를 형성한다.The pad oxide layer 12, the nitride layer 13, and the TEOS layer 14 are selectively etched by a photolithography process to form a trench forming hard mask.
그리고 상기 트랜치 형성용 하드 마스크를 이용하여 반도체 기판(11)을 선택적으로 식각하여 트랜치를 형성한다.The trench is formed by selectively etching the semiconductor substrate 11 using the trench forming hard mask.
트랜치 형성후의 단면 구조는 도 1에서와 같다.The cross-sectional structure after trench formation is as in FIG.
이어, 트랜치 형성용 하드 마스크를 제거하고, 트랜치 표면에 게이트 산화 공정을 진행한다.Next, the trench forming hard mask is removed, and a gate oxidation process is performed on the trench surface.
하드 마스크 제거후의 단면 구조는 도 2에서와 같다.The cross-sectional structure after removing the hard mask is as in FIG.
이어, 게이트 산화막이 형성된 트렌치내에 게이트 폴리층을 증착한다.Next, a gate poly layer is deposited in the trench in which the gate oxide film is formed.
이와 같은 공정 진행시에 트랜치 형성용 마드 마스크의 제거시에 다음 사항을 고려한다.The following points are taken into consideration when removing the trench forming mad mask during the process.
즉, TEOS 두께를 트랜치의 식각 프로파일이 양호한 형태를 유지할 때의 최소 두께로 형성하여 TEOS 제거시에 습식 식각 용액이 패드 산화막의 측면으로 침투되지 않도록 하여 나이트라이드막을 유지시킨다.That is, the TEOS thickness is formed to a minimum thickness when the trench etch profile maintains a good shape so that the wet etching solution does not penetrate the side of the pad oxide layer during TEOS removal to maintain the nitride film.
그리고 나이트라이드막 제거시에는 공정을 진행하기 전에 산화(oxidation) 공정을 추가하여 나이트라이드막 제거시의 손상을 줄일 수 있도록 한다.When the nitride film is removed, an oxidation process may be added before the process to reduce the damage of the nitride film.
이와 같은 본 발명은 트랜치 FET 제품의 트랜치 마스크의 제거 및 트랜치 파워 FET 제품의 트랜치 공정 진행시에 적용할 수 있다.The present invention can be applied during the removal of the trench mask of the trench FET product and the progress of the trench process of the trench power FET product.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
이상에서 설명한 본 발명에 따른 트랜치 파워 FET의 제조 방법은 다음과 같은 효과가 있다.The method of manufacturing the trench power FET according to the present invention described above has the following effects.
본 발명은 트랜치 형성시의 하드 마스크를 제거한 후에 산화 공정을 진행하고 폴리 게이트 형성용 물질층의 증착하여 단순화된 공정으로 트랜치의 양호한 식각 프로파일을 얻을 수 있다.According to the present invention, after the hard mask is removed during the trench formation, the oxidation process is performed and the deposition of the poly gate forming material layer is performed to obtain a good etching profile of the trench in a simplified process.
또한, 하드마스크 제거후에 다시 게이트 폴리층을 형성하는 공정을 스킵하여 공정 진행 측면에서 유리하다.In addition, the process of forming the gate poly layer again after the hard mask is skipped is advantageous in terms of process progression.
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