KR20040049885A - Trench in semiconductor device and fabrication method of the trench - Google Patents

Trench in semiconductor device and fabrication method of the trench Download PDF

Info

Publication number
KR20040049885A
KR20040049885A KR1020020076839A KR20020076839A KR20040049885A KR 20040049885 A KR20040049885 A KR 20040049885A KR 1020020076839 A KR1020020076839 A KR 1020020076839A KR 20020076839 A KR20020076839 A KR 20020076839A KR 20040049885 A KR20040049885 A KR 20040049885A
Authority
KR
South Korea
Prior art keywords
trench
nitride film
film
forming
sidewalls
Prior art date
Application number
KR1020020076839A
Other languages
Korean (ko)
Other versions
KR100829368B1 (en
Inventor
고관주
Original Assignee
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아남반도체 주식회사 filed Critical 아남반도체 주식회사
Priority to KR1020020076839A priority Critical patent/KR100829368B1/en
Publication of KR20040049885A publication Critical patent/KR20040049885A/en
Application granted granted Critical
Publication of KR100829368B1 publication Critical patent/KR100829368B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

PURPOSE: A trench of a semiconductor device is provided to reduce the capacitance of a trench due to an air gap with a lower dielectric constant than that of an oxide layer by forming the oxide layer for burying the trench after a nitride layer sidewall is formed on both sidewalls of the trench. CONSTITUTION: A nitride layer is formed on both sidewalls(16) of the trench(100). The air gap is formed as an empty space in a predetermined depth from the bottom of the trench. An insulation layer(17) is formed to bury the inside of the trench except the air gap. The width of the inside of the trench except the thickness of the nitride layer is from 1000-2000 angstrom.

Description

반도체 소자의 트렌치 및 트렌치 형성 방법 {Trench in semiconductor device and fabrication method of the trench}Trench in semiconductor device and fabrication method of the trench

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 낮은 캐패시턴스를 갖도록 하는 반도체 소자의 트렌치 및 트렌치 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to trenches and trench manufacturing methods for semiconductor devices having low capacitance.

반도체 소자의 격리구조로서 트렌치 격리구조 (STI : shallow trench isolation)가 많이 사용되고 있다. 트렌치 격리구조에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 충진시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한하기 때문에 반도체 소자의 미세화에 유리하다.As the isolation structure of the semiconductor device, a trench trench structure (STI: shallow trench isolation) is widely used. In the trench isolation structure, by forming a trench in a semiconductor substrate and filling an insulating material therein, the size of the field region is limited to the desired trench size, which is advantageous for miniaturization of semiconductor devices.

종래 트렌치 격리구조에서는 트렌치의 상부가 날카로운 모서리를 가져 그 모서리 부분에 응력이 집중되고, 트렌치 형성 과정에서 트렌치의 측벽 가장자리 부분이 움푹 패이기 쉬운 점 등에 의해 트렌치의 모서리 부분은 매우 취약한 부분이다.In the conventional trench isolation structure, the upper portion of the trench has sharp edges, so stress is concentrated on the edge portion thereof, and the edge portion of the trench is very fragile due to the fact that the sidewall edge portion of the trench tends to pit in the trench formation process.

또한 트렌치를 매립하도록 필드 산화막을 형성할 때 필드 산화막의 일부가함몰하는 디핑(dipping) 현상이 발생하거나, 또는 트렌치 상부의 라이너 산화막이 경사를 가지는 덴트(dent) 현상이 발생한다.Also, when the field oxide film is formed to fill the trench, a dipping phenomenon occurs in which a part of the field oxide film is recessed, or a dent phenomenon occurs in which the liner oxide film on the trench is inclined.

따라서 게이트산화막이 목적하는 두께로 균일하게 형성되지 못하고 부분적으로 얇게 형상되는 시닝(thinning) 현상을 초래하며, 이러한 시닝 현상으로 인해 게이트산화막의 절연파괴 전압 및 절연파괴 전하량 값이 저하되는 등 게이트산화막의 불량이 발생하는 문제점이 있었다.Therefore, the gate oxide film is not uniformly formed to a desired thickness, but causes a thinning phenomenon that is partially thin. The thinning phenomenon causes the gate oxide film to have low dielectric breakdown voltage and dielectric breakdown charge value. There was a problem that a defect occurs.

한편, 반도체 소자의 고집적화 추세에 따라 트렌치의 폭이 좁아지면서 트렌치의 커패시턴스를 줄이는 것이 요구되고 있는 실정이다.Meanwhile, in accordance with the trend toward higher integration of semiconductor devices, it is required to reduce the trench capacitance as the width of the trench narrows.

또한, 반도체 소자가 점차 고집적화되면서 취약한 트렌치의 모서리 부분에 콘택이 위치하도록 오정렬되기가 쉬워지며, 이 경우 누설전류가 발생하는 등 소자에 치명적인 불량 요인으로 작용하므로 콘택의 오정렬에 대한 방지책이 필요한 실정이다.In addition, as semiconductor devices become increasingly integrated, misalignment of the contacts at the corners of the vulnerable trenches becomes easy, and in this case, a leakage current is generated, which causes fatal defects in the devices, and thus prevents misalignment of the contacts. .

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 그 목적은 트렌치의 커패시턴스를 낮추어 절연특성을 향상시키는 것이다.The present invention has been proposed to solve such problems of the prior art, and its purpose is to lower the capacitance of the trench to improve the insulation characteristics.

본 발명의 다른 목적은 콘택의 정렬마진을 확보하는 것이다.Another object of the present invention is to ensure alignment margins of contacts.

도 1a 내지 1e는 본 발명에 따라 트렌치를 형성하는 방법을 도시한 단면도이다.1A-1E are cross-sectional views illustrating a method of forming a trench in accordance with the present invention.

상술한 목적을 달성하기 위한 본 발명에서는 트렌치의 양 측벽에 질화막스페이서를 형성하여 트렌치의 오픈된 폭을 좁게 한 후, 좁은 트렌치 내부를 매립하도록 산화막을 증착하여 산화막이 트렌치의 바닥부로부터 소정깊이만큼 매립되지 못하고 빈 공간으로 남도록 하고, 이 빈 공간을 산화막보다 유전율이 낮은 에어갭으로 사용하는 것을 특징으로 한다.In the present invention for achieving the above object is formed by forming a nitride film spacer on both sidewalls of the trench to narrow the open width of the trench, the oxide film is deposited to fill the narrow trench inside the oxide trench by a predetermined depth from the bottom of the trench It is characterized in that it is not buried and left as an empty space, and the empty space is used as an air gap having a lower dielectric constant than the oxide film.

즉, 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에 실리콘질화막을 형성하고, 실리콘질화막 및 목적하는 소정깊이의 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치의 양 측벽에 질화막 사이드월을 형성하는 단계; 질화막 사이드월 상에 트렌치의 내부를 매립하도록 절연막을 형성하되, 트렌치의 바닥부로부터 소정깊이로 빈 공간인 에어갭을 형성하고 에어갭을 제외한 나머지 트렌치 내부를 매립하도록 절연막을 형성하는 단계; 실리콘질화막이 노출될 때까지 절연막을 화학기계적 연마하는 단계를 포함하여 이루어진다.That is, the trench forming method of the semiconductor device according to the present invention comprises the steps of forming a silicon nitride film on the semiconductor substrate, and selectively etching the silicon nitride film and a semiconductor substrate of a predetermined depth to form a trench in the semiconductor substrate; Forming nitride film sidewalls on both sidewalls of the trench; Forming an insulating film to fill the inside of the trench on the nitride film sidewall, forming an air gap with a predetermined depth from the bottom of the trench, and forming the insulating film to fill the remaining trench except for the air gap; Chemical mechanical polishing the insulating film until the silicon nitride film is exposed.

여기서, 질화막 사이드월을 형성할 때에는, 트렌치의 내부를 포함하여 실리콘질화막의 상부 전면에 제2질화막을 형성한 후, 제2질화막을 이방성식각하여 트렌치의 양 측벽에 남김으로써 질화막 사이드월을 형성하는 것이 바람직하다.Here, when the nitride film sidewall is formed, the second nitride film is formed on the entire upper surface of the silicon nitride film including the inside of the trench, and then the anisotropic etching of the second nitride film is carried out on both sidewalls of the trench to form the nitride film sidewall. It is preferable.

또한, 제2질화막은, 제2질화막 증착 후 오픈된 트렌치의 폭이 1000-2000Å 정도가 되는 두께로 형성하는 것이 바람직하다.In addition, the second nitride film is preferably formed to a thickness such that the width of the trench opened after deposition of the second nitride film is about 1000-2000 mm 3.

이하 본 발명의 일 실시예에 따른 트렌치 및 트렌치 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a trench and a trench forming method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

현재 트렌치 내부를 매립하는 산화물로는 일반적으로 티이오에스(TEOS : tetra ethyl ortho silicate) 게열의 산화물을 사용하는데, 이러한 TEOS 산화물의 유전율은 3 정도이다. 그러나 공기의 유전율은 1 이므로 유전체로서 가장 우수한것은 공기 그 자체라고 할 수 있다.Currently, oxides buried in trenches are commonly used as tetraethyl ortho silicate (TEOS) thermal oxides, and the dielectric constant of these oxides is about three. However, the dielectric constant of air is 1, so the best dielectric is air itself.

이러한 사실에 착안하여 본 발명에서는 트렌치 내에 공기가 갇혀있도록 한 에어갭을 형성하여 공기가 유전체로서 작용하도록 한다.With this in mind, the present invention forms an air gap in which air is trapped in the trench so that the air acts as a dielectric.

도 1e는 본 발명에 따라 형성된 트렌치를 도시한 단면도로서, 이에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 형성된 트렌치(100)의 양 측벽에는 질화막(12)이 형성되어 있고, 트렌치의 바닥부로부터 소정깊이에 에어갭으로 작용하는 빈 공간(18)이 형성되어 있으며, 빈 공간(18)을 제외한 나머지 트렌치 내부에는 절연막(17)으로서 엔에스지(NSG : nondoped silicate glass)막 또는 티이오에스(TEOS : tetra ethyl ortho silicate)막이 매립되어 있다.FIG. 1E is a cross-sectional view showing a trench formed in accordance with the present invention. As shown therein, a nitride film 12 is formed on both sidewalls of the trench 100 formed in a predetermined region of the semiconductor substrate 11. An empty space 18 acting as an air gap is formed at a predetermined depth from the bottom, and inside the trenches other than the empty space 18, an insulating film 17 is used as a non-doped silicate glass (NSG) film or TIOS. (TEOS: tetra ethyl ortho silicate) is buried

이 때, 트렌치(100)의 양 측벽에 형성된 질화막(12)으로 인해 에어갭이 형성되는 것이며, 또한 이러한 질화막(12)은 트렌치의 측벽 모서리 부분이 취약해지는 것을 방지하여 콘택이 트렌치의 측벽 모서리 부분인 질화막(12) 상에 위치하도록 오정렬되었을 경우에도 누설전류가 발생하지 않게 한다.At this time, an air gap is formed due to the nitride films 12 formed on both sidewalls of the trench 100, and the nitride film 12 prevents the sidewall edge portions of the trenches from being vulnerable so that the contact is formed at the sidewall edge portions of the trench. Leakage current does not occur even when misaligned so as to be located on the phosphitride film 12.

그러면, 이와 같은 구성의 트렌치를 형성하는 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Next, a method of forming a trench having such a configuration will be described in detail with reference to the accompanying drawings.

도 1a 내지 1e는 본 발명에 따라 트렌치를 형성하는 방법을 도시한 단면도이다.1A-1E are cross-sectional views illustrating a method of forming a trench in accordance with the present invention.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)을 얇게 증착하고, 패드산화막(12) 위에 제1질화막(13)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 제1감광막 패턴(14)을 형성한다.First, as shown in FIG. 1A, a thin pad oxide film 12 is deposited on the semiconductor substrate 11, a first nitride film 13 is deposited on the pad oxide film 12, and then a photosensitive film is applied thereon. After exposure, only the photoresist film corresponding to the upper portion of the region defined as the trench is removed to form the first photoresist pattern 14.

이 때, 패드산화막(12)은 제1질화막(13) 자체의 스트레스가 반도체 기판(11)에 그대로 전달되는 것을 억제하기 위해 선택적으로 증착하는 것으로서 100-300Å 정도의 두께로 얇게 증착하는 것이 바람직하며, 가장 바람직하게는 200Å의 두께로 증착할 수 있다.At this time, the pad oxide film 12 is selectively deposited in order to suppress the stress of the first nitride film 13 itself from being transferred to the semiconductor substrate 11 as it is, and is preferably deposited thinly with a thickness of about 100-300 kPa. Most preferably, it can deposit in thickness of 200 GPa.

제1질화막(13)은 산화막과의 선택비가 큰 재료이므로 후속공정인 트렌치 산화막의 화학기계적 연마 공정에서 종료층 역할을 하며 보통 1500-3000Å 정도의 두께로 증착하는 것이 바람직하고, 일 예로서 2000Å 두께로 증착할 수 있다.Since the first nitride layer 13 is a material having a large selectivity with respect to the oxide layer, the first nitride layer 13 serves as an end layer in the subsequent chemical mechanical polishing process of the trench oxide layer, and is preferably deposited at a thickness of about 1500-3000 mm 3. Can be deposited.

다음, 도 1b에 도시된 바와 같이, 제1감광막 패턴(14)을 마스크로 하여 노출된 제1질화막(13), 패드산화막(12) 및 소정깊이의 반도체 기판(11)을 건식식각하여 트렌치(100)를 형성한 후, 제1감광막 패턴(14)을 제거하고 세정공정을 수행한다.Next, as illustrated in FIG. 1B, the first nitride film 13, the pad oxide film 12, and the semiconductor substrate 11 having a predetermined depth are dry-etched using the first photoresist pattern 14 as a mask. After forming 100, the first photoresist pattern 14 is removed and a cleaning process is performed.

이어서, 트렌치(100)의 내벽을 포함하여 제1질화막(13)의 상부 전면에 라이너산화막(15)을 형성한다.Subsequently, the liner oxide film 15 is formed on the entire upper surface of the first nitride film 13 including the inner wall of the trench 100.

라이너산화막(15)은 100-500Å 정도의 두께로 얇게 증착하는 것이 바람직하며, 가장 바람직하게는 300Å의 두께로 증착할 수 있다.The liner oxide film 15 may be deposited thinly at a thickness of about 100-500 kPa, and most preferably, may be deposited at a thickness of 300 kPa.

이 때 라이너산화막(15)은 트렌치 매립을 위한 산화막 증착 시의 스트레스 등이 트렌치에 직접 전달되는 것을 억제하거나 또는 트렌치 영역에서 노출된 기판(11)과 실리콘질화막(13)간의 재료 차이에 기인한 증착 속도 차이에 따른 트렌치 산화막의 불균일성을 해소하는 역할을 한다.At this time, the liner oxide film 15 is deposited due to a material difference between the silicon nitride film 13 and the substrate 11 exposed in the trench or suppressing the transfer of stress or the like during deposition of the oxide film for trench filling. It serves to solve the nonuniformity of the trench oxide film according to the speed difference.

다음, 도 1c에 도시된 바와 같이, 라이너산화막(15) 상에 제2질화막을 증착한 후 이방성 식각하여 제2질화막을 트렌치(100)의 양 측벽에 남겨 사이드월(16)을 형성한다.Next, as shown in FIG. 1C, the second nitride film is deposited on the liner oxide film 15 and then anisotropically etched to form the sidewall 16 by leaving the second nitride film on both sidewalls of the trench 100.

제2질화막은 이후 에어갭이 형성되도록 트렌치의 오픈된 폭을 줄이기 위해 형성하는 것으로서, 제2질화막의 두께는 설계하는 트렌치의 폭에 따라 달라질 수 있으나, 제2질화막의 증착 후 오픈된 트렌치의 폭(W)이 1000-2000Å 정도로 남도록 하는 것이 좋다.The second nitride film is formed to reduce the open width of the trench so that an air gap is formed thereafter. The thickness of the second nitride film may vary depending on the width of the designed trench, but the width of the trench opened after deposition of the second nitride film. (W) should be around 1000-2000Å.

다음, 도 1d에 도시된 바와 같이, 사이드월(16)을 포함하여 반도체 기판(11)의 상부 전면에 절연막(17)을 두껍게 증착한다. 절연막(17)의 막질 및 증착방법은 특별히 한정할 필요는 없으며, 통상적인 절연막으로 사용하는 물질인 NSG막 또는 TEOS막 등을 상압화학기상증착(APCVD)이나 저압화학기상증착(LPCVD) 등의 방법으로 증착하면 된다.Next, as shown in FIG. 1D, the insulating layer 17 is thickly deposited on the entire upper surface of the semiconductor substrate 11 including the sidewalls 16. The film quality and deposition method of the insulating film 17 need not be particularly limited, and methods such as atmospheric pressure chemical vapor deposition (APCVD), low pressure chemical vapor deposition (LPCVD), and the like, for example, an NSG film or TEOS film, which is a material used as a general insulating film, Vapor deposition.

이 때 트렌치의 양 측벽에 사이드월(16)이 형성되어 결과적으로 트렌치 내에서 오픈된 부분의 폭이 너무 좁기 때문에, 엔에스지막(17)이 트렌치의 바닥에 가까운 깊은 부분을 충진하기 전에 먼저 입구 부분을 막아버리며, 따라서 트렌치의 깊은 부분은 엔에스지막(17)이 매립되지 못하고 빈 공간(18)으로 남게 된다. 이 빈 공간(18)이 에어갭으로 작용한다.At this time, the sidewalls 16 are formed on both sidewalls of the trench, so that the width of the open portion in the trench is too narrow, so that the entrance layer 17 first fills the deep portion near the bottom of the trench. The portion of the trench is blocked, and thus the deep portion of the trench is left in the empty space 18 without the buried film 17 being buried. This empty space 18 acts as an air gap.

다음, 도 1e에 도시된 바와 같이, 제1질화막(13)이 노출될 때까지 엔에스지막(17)을 화학기계적 연마하여 상면을 평탄화시킨 후, 제1질화막(13) 및 사이드월(16')을 습식식각으로 제거함으로써 트렌치 격리 공정을 완료한다.Next, as shown in FIG. 1E, the NSG film 17 is chemically mechanically polished until the first nitride film 13 is exposed to planarize the top surface, and then the first nitride film 13 and the sidewall 16 'are exposed. ) To complete the trench isolation process by wet etching.

상술한 바와 같이 본 발명에서는 트렌치의 양 측벽에 질화막 사이드월 형성한 후 트렌치를 매립하도록 산화막을 형성하기 때문에, 사이드월로 인해 좁아진 트렌치 내부를 산화막으로 완전히 매립하지 못하고 트렌치의 바닥부에 가까운 깊은 부분은 빈 공간으로 남아 에어갭으로 작용하며, 결과적으로 산화막 보다 유전율이 더 낮은 에어갭으로 인해 트렌치의 커패시턴스가 낮아지는 효과가 있다.As described above, since the oxide film is formed to fill the trench after the nitride film sidewalls are formed on both sidewalls of the trench, the deep portion close to the bottom of the trench is not completely embedded in the trench narrowed by the sidewall. Remains as an empty space and acts as an air gap, resulting in a lower capacitance of the trench due to an air gap having a lower dielectric constant than the oxide layer.

또한, 트렌치의 양 측벽에는 질화막층이 형성되어 있으므로, 컨택이 오정렬되어 트렌치의 측벽 모서리인 질화막 사이드월 상에 위치하더라도 누설전류가 발생되지 않는 효과가 있다.In addition, since nitride layers are formed on both sidewalls of the trench, even if the contacts are misaligned and positioned on the nitride sidewall of the sidewall of the trench, leakage current is not generated.

Claims (11)

반도체 기판 내에 소자분리 영역으로서 형성되어 절연물질로 매립된 트렌치에 있어서,In a trench formed as an isolation region in a semiconductor substrate and embedded with an insulating material, 트렌치의 양 측벽에 질화막이 형성되고,Nitride films are formed on both sidewalls of the trench, 상기 트렌치의 바닥부로부터 소정깊이에 빈 공간인 에어갭이 형성되며,An air gap, which is an empty space, is formed at a predetermined depth from the bottom of the trench, 상기 에어갭을 제외한 트렌치 내부를 매립하도록 절연막이 형성된 것을 특징으로 하는 반도체 소자의 트렌치.The trench of the semiconductor device, characterized in that the insulating film is formed to fill the inside of the trench except for the air gap. 제 1 항에 있어서, 상기 질화막의 두께를 제외한 나머지 트렌치 내부의 폭이 1000-2000Å 인 것을 특징으로 하는 반도체 소자의 트렌치.The trench of claim 1, wherein a width of the trench, excluding the thickness of the nitride film, is 1000 to 2000 microns. 제 1 항에 있어서, 상기 절연막은 엔에스지(NSG : nondoped silicate glass)막 또는 티이오에스(TEOS : tetra ethyl ortho silicate)막으로 이루어진 것을 특징으로 하는 반도체 소자의 트렌치.The trench of claim 1, wherein the insulating layer comprises a non-doped silicate glass (NSG) film or a tetra ethyl ortho silicate (TEOS) film. 반도체 기판 상에 제1질화막을 형성하고, 상기 제1질화막 및 목적하는 소정깊이의 반도체 기판을 선택적으로 식각하여 반도체 기판 내에 트렌치를 형성하는 단계;Forming a first nitride film on the semiconductor substrate, and selectively etching the first nitride film and a semiconductor substrate having a desired depth to form a trench in the semiconductor substrate; 상기 트렌치의 양 측벽에 질화막 사이드월을 형성하는 단계;Forming nitride film sidewalls on both sidewalls of the trench; 상기 질화막 사이드월 상에 상기 트렌치의 내부를 매립하도록 절연막을 형성하되, 상기 트렌치의 바닥부로부터 소정깊이로 빈 공간인 에어갭을 형성하고 상기 에어갭을 제외한 나머지 트렌치 내부를 매립하도록 절연막을 형성하는 단계;An insulating film is formed on the nitride film sidewall to fill the inside of the trench, and an air gap is formed to form an empty space at a predetermined depth from a bottom portion of the trench, and an insulating film is formed to fill the remaining trench except for the air gap. step; 상기 제1질화막이 노출될 때까지 상기 절연막을 화학기계적 연마하는 단계;Chemical mechanical polishing the insulating film until the first nitride film is exposed; 를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.Trench formation method of a semiconductor device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 반도체 기판 상에는 패드산화막을 100-300Å 두께로 형성하고, 상기 패드산화막 상에 상기 제1질화막을 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.Forming a pad oxide film on the semiconductor substrate to a thickness of 100-300 Å and forming the first nitride film on the pad oxide film. 제 5 항에 있어서,The method of claim 5, wherein 상기 제1질화막은 1500-3000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.The trench of claim 1, wherein the first nitride film is deposited to a thickness of 1500-3000 1500. 제 4 항에 있어서,The method of claim 4, wherein 상기 질화막 사이드월을 형성할 때에는, 상기 트렌치의 내부를 포함하여 상기 제1질화막의 상부 전면에 제2질화막을 형성한 후, 상기 제2질화막을 이방성식각하여 상기 트렌치의 양 측벽에 남김으로써 질화막 사이드월을 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.When the nitride film sidewall is formed, a second nitride film is formed on the entire upper surface of the first nitride film including the inside of the trench, and then the anisotropic etching of the second nitride film is performed to leave both sidewalls of the trench. A trench forming method for a semiconductor device, characterized in that to form a wall. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2질화막 형성 전에, 상기 트렌치의 내부를 포함하여 상기 제1질화막의 상부 전면에 라이너산화막을 100-500Å 두께로 형성하고, 상기 라이너산화막 상에 상기 제2질화막을 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.Before forming the second nitride film, a liner oxide film is formed to a thickness of 100-500 Å on the entire upper surface of the first nitride film including the inside of the trench, and the second nitride film is formed on the liner oxide film. Method for forming trenches in the device. 제 8 항에 있어서,The method of claim 8, 상기 제2질화막은, 상기 제2질화막 증착 후 오픈된 트렌치의 폭이 1000-2000Å 이 되는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.And the second nitride film is formed to a thickness such that the width of the trench opened after the deposition of the second nitride film is 1000-2000 Å. 제 4 항 내지 제 9 항 중의 어느 한 항에 있어서,The method according to any one of claims 4 to 9, 상기 절연막으로는 엔에스지(NSG : nondoped silicate glass)막 또는 티이오에스(TEOS : tetra ethyl ortho silicate)막을 상압화학기상증착(APCVD) 또는 저압화학기상증착(LPCVD) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.The insulating film is a semiconductor, characterized in that a non-doped silicate glass (NSG) or tetra ethyl ortho silicate (TEOS) film is formed by atmospheric pressure chemical vapor deposition (APCVD) or low pressure chemical vapor deposition (LPCVD). Method for forming trenches in the device. 제 10 항에 있어서,The method of claim 10, 상기 절연막을 화학기계적 연마한 후에는, 상기 제1질화막 및 질화막사이드월을 습식식각으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.After the chemical mechanical polishing of the insulating film, further comprising the step of wet etching the first nitride film and the nitride film sidewall.
KR1020020076839A 2002-12-05 2002-12-05 Trench in semiconductor device and fabrication method of the trench KR100829368B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020076839A KR100829368B1 (en) 2002-12-05 2002-12-05 Trench in semiconductor device and fabrication method of the trench

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020076839A KR100829368B1 (en) 2002-12-05 2002-12-05 Trench in semiconductor device and fabrication method of the trench

Publications (2)

Publication Number Publication Date
KR20040049885A true KR20040049885A (en) 2004-06-14
KR100829368B1 KR100829368B1 (en) 2008-05-13

Family

ID=37344158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020076839A KR100829368B1 (en) 2002-12-05 2002-12-05 Trench in semiconductor device and fabrication method of the trench

Country Status (1)

Country Link
KR (1) KR100829368B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575680B2 (en) 2011-08-02 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having air gap and method of fabricating the same
US8809937B2 (en) 2011-09-01 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor devices including device isolation structures and method of forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821619B2 (en) * 1989-10-13 1996-03-04 株式会社東芝 Semiconductor device
KR100230425B1 (en) * 1997-06-20 1999-11-15 윤종용 Method for forming trench isolation layer having void
KR20000019957A (en) * 1998-09-16 2000-04-15 김영환 Method for forming isolation layer of semiconductor device
KR100559033B1 (en) * 1999-12-24 2006-03-10 주식회사 하이닉스반도체 Method of forming a shallow trench isolation film in a semiconductor device
KR20020052645A (en) * 2000-12-26 2002-07-04 윤종용 A shallow trench isolation method of semiconductor device using void and structure thereof
KR100414024B1 (en) * 2001-05-09 2004-01-07 아남반도체 주식회사 Method for forming a isolation layer of trench type

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575680B2 (en) 2011-08-02 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having air gap and method of fabricating the same
US8809937B2 (en) 2011-09-01 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor devices including device isolation structures and method of forming the same

Also Published As

Publication number Publication date
KR100829368B1 (en) 2008-05-13

Similar Documents

Publication Publication Date Title
KR19990046929A (en) How to Form Trench Isolation in Semiconductor Devices
US6040232A (en) Method of manufacturing shallow trench isolation
KR100307651B1 (en) Manufacturing method of semiconductor device
US6093619A (en) Method to form trench-free buried contact in process with STI technology
US7795110B2 (en) Trench isolation type semiconductor device which prevents a recess from being formed in a field region and method of fabricating the same
US6682986B2 (en) Method of forming shallow trench isolation and method of manufacturing a semiconductor device using the same
TW200421525A (en) Method of forming shallow trench isolation(STI) with chamfered corner
KR20010046153A (en) Method of manufacturing trench type isolation layer in semiconductor device
KR100829368B1 (en) Trench in semiconductor device and fabrication method of the trench
KR100475048B1 (en) Trench device isolation method with double layer nitride liner
KR100325609B1 (en) Shallow trench isolation manufacturing method
US20050136619A1 (en) Semiconductor devices and methods of forming a trench in a semiconductor device
KR100529667B1 (en) A method for forming a trench in semiconductor device
KR20050028618A (en) Method for forming isolation layer of semiconductor device
KR0161722B1 (en) Element isolation method of semiconductor device
US6559028B1 (en) Method of topography management in semiconductor formation
KR0172240B1 (en) Method of separating element from semiconductor device
KR20010004277A (en) Method of forming a isolation layer in a semiconductor device
KR20000015466A (en) Trench isolation method
KR100539001B1 (en) Method for fabricating shallow trench isolation of semiconductor device
KR19990070373A (en) Device isolation method of semiconductor device
KR20040058798A (en) Method for forming device isolation film of semiconductor device
KR100595859B1 (en) Method For Manufacturing Semiconductor Devices
KR100439105B1 (en) Method for fabricating isolation layer of semiconductor device to improve cut-off characteristic at both corners of trench and inwe between narrow lines
KR20050119412A (en) Shallow trench isolation layer preventable leakage current and method for forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120417

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee