KR100414024B1 - Method for forming a isolation layer of trench type - Google Patents
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Abstract
본 발명은 트렌치 구조의 소자분리방법에 관한 것으로, 특히 이 방법은 반도체 기판 상부에 패드 산화막과 제 1질화막을 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 기판 전면에 제 2질화막을 증착하고 이를 건식 식각하여 트렌치 측벽에 트렌치 하부면에서 트렌치 깊이의 10% 내지 80%의 거리만큼 이격된 스페이서를 형성하고, 기판을 열산화하여 트렌치 하부면에서 스페이서까지의 영역에 산화막을 형성한 후에 스페이서를 제거하고, 기판 전면에 갭필 산화막을 증착하여 트렌치를 매립하고, 갭필 산화막을 평탄화하여 트렌치 영역에만 잔류하도록 한 후에, 제 1질화막을 제거한다. 그러므로, 본 발명은 스페이서를 이용하여 트렌치 바닥에만 산화막을 미리 형성함으로써 트렌치의 에스펙트 비율을 낮추어 결국 트렌치에 갭필되는 산화막의 두께를 줄이고 갭필 특성을 양호하게 한다.The present invention relates to a device isolation method of a trench structure, in particular, the method patterning the pad oxide film and the first nitride film on the semiconductor substrate, etching the substrate to a predetermined depth to form a trench, and depositing a second nitride film on the entire surface of the substrate Dry etching to form a spacer spaced from the trench bottom surface by a distance of 10% to 80% of the trench depth on the trench sidewall, and thermally oxidizes the substrate to form an oxide film in the region from the trench bottom surface to the spacer. Is removed, the gap fill oxide film is deposited on the entire surface of the substrate to fill the trench, and the first fill film is removed after the gap fill oxide film is planarized to remain only in the trench region. Therefore, the present invention lowers the aspect ratio of the trench by forming the oxide film only at the bottom of the trench by using the spacer, thereby reducing the thickness of the oxide film gap-filled in the trench and improving the gapfill characteristics.
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 반도체장치의 소자간 분리를 위한 STI(Shallow Trench Isolation) 공정시 트렌치의 에스펙트 비율(aspect ratio)을 낮추어 트렌치 갭필(gap-fill) 특성을 향상시킬 수 있는 방법이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method. In particular, the trench gap-fill characteristics can be improved by lowering the aspect ratio of a trench during a shallow trench isolation (STI) process for isolation between devices of a semiconductor device. That's how it is.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.As the development of semiconductor device manufacturing technology and its application field are expanding, research and development on the increase in the degree of integration of semiconductor devices has been rapidly developed. As the degree of integration of semiconductor devices increases, studies on the miniaturization of semiconductor devices based on microprocessing technology have been conducted. In the technology of miniaturization of semiconductor devices, in order to integrate devices, a technology of reducing a device isolation film that separates devices has emerged as one of the important items.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 있었는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.Conventional device isolation technology includes a LOCal Oxidation of Silicon (LOCOS) technology in which a thick oxide film is selectively grown on a semiconductor substrate to form a device isolation film. This technology does not require side diffusion of the device isolation film. There is a limit to reducing the width of the device isolation film by the formation of an oxide film. Therefore, a new device isolation technology is needed because the LOCOS technology cannot be applied to a semiconductor device whose device design dimension is reduced to submicron or less.
이에 등장한 트렌치 구조의 소자분리 기술은 반도체기판에 식각 공정으로 트렌치를 형성하고 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.The trench isolation device isolation technology enables the reduction of device isolation regions compared to LOCOS by forming trenches in semiconductor substrates by etching and filling insulating materials in the trenches.
도 1a 내지 도 1e는 종래 기술에 의한 트렌치 구조의 소자분리방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 종래 소자분리방법은 다음과 같다.1A to 1E are process flowcharts illustrating a device isolation method of a trench structure according to the prior art. Referring to this, a conventional device isolation method is as follows.
우선 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10) 상부에 패드 산화막(12)과 질화막(14)을 순차 적층하고, 질화막(14) 상부에 모트(moat) 패턴(미도시함)을 형성한다. 그리고, 모트 패턴을 식각 차단층으로 하여 질화막(14)과 패드 산화막(12)을 식각하고 드러난 실리콘 기판(10)을 소정 깊이로 식각하여 트렌치(16)를 형성한다. 그리고나서, 질화막(14) 상부의 모트 패턴을 제거한다.First, as shown in FIG. 1A, a pad oxide film 12 and a nitride film 14 are sequentially stacked on a silicon substrate 10 as a semiconductor substrate, and a moat pattern (not shown) is disposed on the nitride film 14. To form. The trench 16 is formed by etching the nitride layer 14 and the pad oxide layer 12 using the mort pattern as an etch stop layer, and etching the exposed silicon substrate 10 to a predetermined depth. Then, the moat pattern on the nitride film 14 is removed.
도 1b에 도시된 바와 같이, 후속 공정에서 트렌치에 갭필되는 산화막과 실리콘 기판(10)의 접착을 용이하게 하기 위하여 열산화 공정에 의해 트렌치(16) 내벽에 라이너 산화막(18)을 형성한다.As shown in FIG. 1B, a liner oxide film 18 is formed on the inner wall of the trench 16 by a thermal oxidation process to facilitate adhesion between the oxide film gap-filled in the trench and the silicon substrate 10 in a subsequent process.
그 다음 도 1c에 도시된 바와 같이, 기판(10) 전체에 트렌치 갭필용 산화막(20)을 화학기상증착법(Chemical Vapor Deposition: 이하 CVD라 칭함)으로 증착하여 트렌치를 완전히 매립한다. 여기서 증착 공정은 일예로 2001년 1월 31일에 등록된 미국특허 6,180,490호의 STI 제조 방법에 이미 공지된 바와 같이, 저압(low pressure)으로 TEOS(Tetra Ethyl Ortho Silicate)를 증착하는 LPCVD, 상압(atmospheric pressure)에서 TEOS 및 오존(ozone)을 증착하는 APCVD, 상압아래(sub-atmospheric pressure)에서 TEOS 및 오존을 증착하는 SACVD가 있다. 아니면, 고밀도 플라즈마 방식의 증착법(high-density plasma CVD: 이하 HDP-CVD라 칭함)을 이용한다.Next, as shown in FIG. 1C, the trench gap fill oxide film 20 is deposited on the entire substrate 10 by chemical vapor deposition (hereinafter referred to as CVD) to completely fill the trench. The deposition process is, for example, LPCVD, atmospheric deposition of TEOS (Tetra Ethyl Ortho Silicate) at low pressure, as is already known in the STI manufacturing method of US Pat. No. 6,180,490, registered on January 31, 2001. APCVD deposits TEOS and ozone at pressure, and SACVD deposits TEOS and ozone at sub-atmospheric pressure. Otherwise, high-density plasma CVD (hereinafter referred to as HDP-CVD) is used.
이와 같이 트렌치(16)에 갭필용 산화막(20)을 매립한 후에, 도 1d에 도시된 바와 같이, 평탄화 공정으로서 질화막(14)을 버퍼층(buffer layer)으로 한 CMP(Chemical Mechanical Polishing)로 갭필 산화막(20)을 연마한다. 그러면, CMP 공정에 의해 질화막(14) 상부에 있는 갭필 산화막(20)은 모두 제거되고 트렌치내에만 갭필 산화막(20)이 매립된다.After filling the gap fill oxide film 20 in the trench 16 in this manner, as shown in FIG. 1D, the gap fill oxide film is formed by chemical mechanical polishing (CMP) using the nitride film 14 as a buffer layer as a planarization process. (20) Polished. Then, all of the gap fill oxide film 20 on the nitride film 14 is removed by the CMP process, and the gap fill oxide film 20 is embedded only in the trench.
그리고나서 도 1e에 도시된 바와 같이, 실리콘기판(10) 상부에 잔류하는 질화막을 제거함으로써 종래 기술에 의한 트렌치 구조의 소자분리 공정을 완료한다.Then, as shown in Figure 1e, by removing the nitride film remaining on the silicon substrate 10, the device isolation process of the trench structure according to the prior art is completed.
그런데 상술한 종래 기술에 의한 트렌치 구조의 소자분리 방법에 있어서, 고집적화에 따라 트렌치의 에스펙트 비율(aspect ratio)이 점차 높아질 경우 트렌치의 갭필 특성이 낮아진다. 따라서 도 2a에서와 같이, 트렌치에 갭필된 산화막(20)내에 시임(seam)(22)이 발생하거나, 도 2b에서와 같이 오버행(over-hang) 등에 의해 트렌치에 갭필된 산화막(20)내에 보이드(void)(24)가 발생하게 된다. 이러한 시임 또는 보이드가 생성된 갭필 산화막은 소자 사이의 절연 특성을 크게 저하시키게 된다.By the way, in the device isolation method of the trench structure according to the prior art described above, when the aspect ratio of the trench is gradually increased according to the high integration, the gap fill characteristic of the trench is lowered. Therefore, as shown in FIG. 2A, a seam 22 is generated in the oxide film 20 gapfilled in the trench, or voids are formed in the oxide film 20 gapfilled in the trench by overhang or the like as in FIG. 2B. (void) 24 will occur. The gap fill oxide film in which such seams or voids are generated greatly degrades the insulating properties between the devices.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 갭필 공정시 발생되는 트렌치 갭필 산화막의 시임 및 보이드 등을 효과적으로 방지하는 트렌치 구조의 소자분리방법을 제공하는데 있다.An object of the present invention is to provide a trench isolation device isolation method that effectively prevents the seam and voids of the trench gap fill oxide film generated during the gap fill process in order to solve the problems of the prior art.
이러한 목적을 달성하기 위하여 본 발명은 트렌치 내벽에 스페이서를 형성하고 열산화 공정으로 스페이서가 형성된 트렌치 바닥에만 산화막을 미리 형성하여 트렌치의 에스펙트 비율(aspect ratio)을 낮추는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized by lowering the aspect ratio of the trench by forming a spacer on the inner wall of the trench and forming an oxide film only on the bottom of the trench where the spacer is formed by a thermal oxidation process.
즉, 반도체 기판 상부에 패드 산화막과 제 1질화막을 증착하고, 제 1질화막 상부에 모트 패턴을 형성한 후, 제 1질화막과 패드 산화막을 패터닝하는 단계와, 모트 패턴을 마스크로 드러난 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하고 상기 모트 패턴을 제거하는 단계와, 반도체 기판 전면에 제 2질화막을 증착하고 이를 건식 식각하여 트렌치 측벽에 트렌치 하부면에서 트렌치 깊이의 10% 내지 80%의 거리만큼 이격된 스페이서를 형성하는 단계와, 반도체 기판을 열산화하여 트렌치 하부면에서 스페이서까지의 영역에 산화막을 형성하고 스페이서를 제거하는 단계와, 반도체 기판 전면에 갭필 산화막을 증착하여 트렌치를 매립하는 단계와, 갭필 산화막을 평탄화하여 트렌치 영역에만 잔류하도록 한 후에, 제 1질화막을 제거하는 단계를 포함한다.That is, after depositing a pad oxide film and a first nitride film on the semiconductor substrate, forming a mort pattern on the first nitride film, patterning the first nitride film and the pad oxide film, and patterning the semiconductor substrate having the mott pattern as a mask. Etching to a depth to form the trench and removing the mott pattern; depositing a second nitride film on the entire surface of the semiconductor substrate and dry etching the same to be spaced apart by a distance of 10% to 80% of the trench depth from the trench bottom surface to the trench sidewalls. Forming a spacer, thermally oxidizing the semiconductor substrate to form an oxide film in a region from the trench lower surface to the spacer, removing the spacer, depositing a gapfill oxide film over the semiconductor substrate, and filling the trench; After planarizing the gapfill oxide film so that it remains only in the trench region, removing the first nitride film.
도 1a 내지 도 1e는 종래 기술에 의한 트렌치 구조의 소자분리방법을 설명하기 위한 공정 순서도,1A to 1E are process flowcharts illustrating a device isolation method of a trench structure according to the prior art;
도 2a 및 도 2b는 종래 기술에 의한 트렌치 구조의 소자분리 공정시 트렌치에 갭필되는 산화막의 갭필 특성이 불량한 예를 나타낸 단면도들,2A and 2B are cross-sectional views illustrating examples of poor gap fill characteristics of an oxide film gap-filled in a trench during a device isolation process of a trench structure according to the prior art;
도 3a 내지 도 3i는 본 발명에 따른 트렌치 구조의 소자분리방법을 설명하기 위한 공정 순서도.3A to 3I are process flowcharts illustrating a device isolation method of a trench structure according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3i는 본 발명에 따른 트렌치 구조의 소자분리방법을 설명하기 위한 공정 순서도이다. 이를 참조하면 본 발명의 트렌치 소자분리 방법은 다음과 같다.3A to 3I are process flowcharts illustrating a device isolation method of a trench structure according to the present invention. Referring to this, the trench isolation method of the present invention is as follows.
도 3a에 도시된 바와 같이, 먼저 반도체기판으로서 실리콘기판(100) 상부에 패드 산화막(102)과 질화막(104)을 적층하며 질화막(104) 상부에 소자 분리 영역을 정의하는 모트 패턴(미도시함)을 형성한다. 모트 패턴을 식각 차단층으로 질화막(104)과 패드 산화막(102)을 식각한다. 그리고, 모트 패턴을 식각 차단층으로 드러난 실리콘기판(100)을 소정 깊이로 식각하여 트렌치(106)를 형성한 후에 제 1질화막(104) 상부의 모트 패턴을 제거한다.As shown in FIG. 3A, first, a pad pattern 102 and a nitride film 104 are stacked on a silicon substrate 100 as a semiconductor substrate, and a mott pattern defining an isolation region of the device is formed on the nitride film 104. ). The nitride layer 104 and the pad oxide layer 102 are etched using the mort pattern as an etch stop layer. After the silicon substrate 100 exposed as the etch stop layer is etched to a predetermined depth to form the trench 106, the mott pattern on the first nitride layer 104 is removed.
여기서, 트렌치(106)의 바닥면과 내벽의 경사면이 이루는 각도는 45°내지 90°로 하는 것이 바람직하다.Here, the angle formed between the bottom surface of the trench 106 and the inclined surface of the inner wall is preferably 45 ° to 90 °.
그리고 도 3b에 도시된 바와 같이, 실리콘기판(100)과 이후 트렌치(106)에 갭필되는 산화막의 접착을 용이하게 하기 위하여 실리콘기판(100)을 열산화하여 트렌치(106) 내벽에 라이너 산화막(108)을 형성한다.As shown in FIG. 3B, the silicon substrate 100 is thermally oxidized to facilitate adhesion between the silicon substrate 100 and the oxide film gap-filled in the trench 106, thereby forming the liner oxide film 108 on the inner wall of the trench 106. ).
그 다음 도 3c에 도시된 바와 같이, 실리콘 기판(10) 전체에 제2질화막(110)을 증착한다. 이때, 제 2질화막(110)의 증착은 저압화학기상증착법(LPCVD) 또는 플라즈마 방식(Plasma Enhanced)의 화학기상증착법(PE-CVD)을 이용하는 것이 바람직하다.Next, as shown in FIG. 3C, a second nitride film 110 is deposited on the entire silicon substrate 10. In this case, the deposition of the second nitride film 110 may be performed by low pressure chemical vapor deposition (LPCVD) or plasma enhanced chemical vapor deposition (PE-CVD).
그리고, LPCVD를 이용하여 제 2질화막(110)을 증착하는 경우에는 650℃∼850℃의 온도에서 증착 압력을 150mTorr∼500mTorr로 하고, 반응 가스로 SiH2Cl2를 40sccm∼120sccm, NH3를 400sccm∼1200sccm으로 공급하는 것이 바람직하며, PE-CVD를 이용하여 제 2질화막(110)을 증착하는 경우에는 100℃∼500℃의 온도에서 증착 압력을 500mTorr∼5Torr로 하고, 반응 가스로 SiH4를 100sccm∼800sccm, NH3를 1000sccm∼8000sccm으로 공급하는 것이 바람직하다.In the case of depositing the second nitride film 110 using LPCVD, the deposition pressure is set to 150 mTorr to 500 mTorr at a temperature of 650 ° C. to 850 ° C., 40 sccm to 120 sccm of SiH 2 Cl 2 , and 400 sccm of NH 3 as a reaction gas. It is preferable to supply at -1200 sccm. In the case of depositing the second nitride film 110 using PE-CVD, the deposition pressure is set to 500 mTorr to 5 Torr at a temperature of 100 ° C to 500 ° C, and SiH 4 is 100 sccm as the reaction gas. It is preferable to supply 800 sccm and NH 3 at 1000 sccm to 8000 sccm.
그 다음, 도 3d에 도시된 바와 같이, 제 2질화막(110)을 건식 식각하여 트렌치 내벽에 스페이서(110')를 형성한다. 이때, 스페이서(110')는 트렌치 하부면에서 일정한 거리, 바람직하게는 트렌치 깊이의 10%∼80%의 거리만큼 이격되도록 한다.Next, as shown in FIG. 3D, the second nitride film 110 is dry etched to form a spacer 110 ′ on the inner wall of the trench. In this case, the spacer 110 ′ is spaced apart from the trench lower surface by a predetermined distance, preferably 10% to 80% of the trench depth.
이어서 도 3e에 도시된 바와 같이, 실리콘기판(100)을 열산화하여 스페이서(110')가 형성된 트렌치 바닥에 소정 두께의 산화막(112)을 형성한다. 이때 트렌치 바닥에 형성되는 산화막(112)을 제조하는 공정은 습식 열산화(wet thermal oxidation) 공정을 이용하는 것이 바람직하며, 그 공정 조건은 900℃∼1100℃의 온도에서 반응 가스로 O2를 5.0slm∼20.0slm, H2를 6.0slm∼30.0slm으로 공급하는 것이 바람직하다. 그리고, 트렌치 바닥에 형성되는산화막(112)의 두께는 트렌치(106) 수직 깊이의 10%∼80%, 즉 트렌치 하부면에서 이격된 스페이서(110')의 높이정도로 하는 것이 바람직하다. 또한, 트렌치 바닥에 형성되는 산화막(112)의 두께가 트렌치(106) 수직 깊이의 20%이하일 때에는 건식 열산화(dry thermal oxidation) 공정을 실시하는 것이 바람직하다.Subsequently, as illustrated in FIG. 3E, the silicon substrate 100 is thermally oxidized to form an oxide film 112 having a predetermined thickness on the bottom of the trench in which the spacer 110 ′ is formed. At this time, the process of manufacturing the oxide film 112 formed in the bottom of the trench is preferably using a wet thermal oxidation (wet thermal oxidation) process, the process conditions are 5.0 slm of O 2 as a reaction gas at a temperature of 900 ℃ to 1100 ℃ ~20.0slm, it is preferred to supply the H 2 to 6.0slm~30.0slm. The thickness of the oxide film 112 formed at the bottom of the trench is preferably about 10% to 80% of the vertical depth of the trench 106, that is, about the height of the spacer 110 ′ spaced apart from the bottom surface of the trench. In addition, when the thickness of the oxide film 112 formed at the bottom of the trench is 20% or less of the vertical depth of the trench 106, it is preferable to perform a dry thermal oxidation process.
이와 같이 본 발명은 열산화 공정시 트렌치 내측에 형성된 스페이서(110')에 의해 라이너 산화막(108)이 드러난 트렌치 바닥에만 산화막(112)이 형성된다. 이렇게 트렌치 바닥에 미리 형성한 산화막(112)의 두께만큼 트렌치의 에스펙트 비율이 낮아진다.As described above, in the thermal oxidation process, the oxide film 112 is formed only on the bottom of the trench where the liner oxide film 108 is exposed by the spacer 110 ′ formed inside the trench. Thus, the aspect ratio of the trench is lowered by the thickness of the oxide film 112 formed in the bottom of the trench.
도 3f에 도시된 바와 같이, 트렌치 내측에 형성된 스페이서(110')를 제거한다. 이때, 식각 공정은 습식 식각 공정으로 진행하는 것이 바람직하며 패드 산화막(102)의 제 1질화막(104)도 소정 두께가 식각된다.As shown in FIG. 3F, the spacer 110 ′ formed inside the trench is removed. In this case, the etching process is preferably a wet etching process, and the first nitride film 104 of the pad oxide film 102 is also etched by a predetermined thickness.
그 다음 도 3g에 도시된 바와 같이, 실리콘기판(100) 전체에 트렌치 갭필용 산화막(114)을 APCVD로 증착하여 트렌치를 완전히 매립한다. 이때, 본 발명의 갭필 공정은 일반적인 트렌치의 에스펙트 비율() 에서 트렌치 바닥에 이미 형성된 산화막(112)의 두께(T)만큼 뺀 에스펙트 비율()이 된다. 이에, 본 발명의 트렌치 에스펙트 비율은만큼 감소하게 된다. 그러므로, 본 발명은 트렌치 바닥에 소정 두께의 산화막(112)을 형성한 후에 갭필 공정을 실시하기 때문에 트렌치의 에스펙트 비율이 낮아지고 갭필 산화막(114)의 두께가 종래보다 줄어들게 된다.이로 인해, 트렌치의 갭필 특성이 양호해져 본 발명의 갭필 산화막(114)내에는 시임 또는 보이드의 불량이 발생하지 않게 된다.Next, as shown in FIG. 3G, the trench gap fill oxide film 114 is deposited by APCVD on the entire silicon substrate 100 to completely fill the trench. At this time, the gap fill process of the present invention is a typical trench aspect ratio ( ) To the aspect ratio minus the thickness (T) of the oxide film 112 already formed in the trench bottom ( ) Thus, the trench aspect ratio of the present invention is Decrease by. Therefore, in the present invention, since the gap fill process is performed after the oxide film 112 having the predetermined thickness is formed on the bottom of the trench, the aspect ratio of the trench is lowered and the thickness of the gap fill oxide film 114 is reduced than before. The gap fill characteristic of the film is improved, so that defects of seam or voids do not occur in the gap fill oxide film 114 of the present invention.
이와 같이 트렌치에 갭필 산화막(114)을 증착한 후에, 도 3h에 도시된 바와 같이, 평탄화 공정으로서 CMP로 갭필 산화막(114)을 질화막(104)의 높이까지 연마한다. CMP 공정에 의해 질화막(104) 상부에 있는 갭필 산화막(114)은 모두 제거되고 트렌치내에만 갭필 산화막(114)이 남게 된다. 트렌치의 갭필 산화막(114)은 그 표면이 평탄화된 상태이며 제 1질화막(104)의 높이만큼 또는 그 이하로 되어 이후 소자분리막으로 사용된다. 이때, 평탄화 공정은 실리콘기판(100) 상부에 형성된 갭필 산화막(114)을 CMP로 평탄화하거나, CMP 이전에 리버스 모트 패턴(reverse moat pattern)을 이용한 식각에 의해 갭필 산화막(114)이 트렌치 영역에만 남도록 하고 CMP로 갭필 산화막(114)을 평탄화할 수도 있다.After depositing the gap fill oxide film 114 in the trench in this manner, as shown in FIG. 3H, the gap fill oxide film 114 is polished to the height of the nitride film 104 by CMP as a planarization process. By the CMP process, all of the gap fill oxide film 114 on the nitride film 104 is removed and the gap fill oxide film 114 remains only in the trench. The gap fill oxide film 114 of the trench is in a state where the surface thereof is flattened and becomes equal to or less than the height of the first nitride film 104 to be used as a device isolation film. In this case, the planarization process may planarize the gapfill oxide layer 114 formed on the silicon substrate 100 to CMP or to leave the gapfill oxide layer 114 only in the trench region by etching using a reverse moat pattern before CMP. In addition, the gapfill oxide film 114 may be planarized with CMP.
그리고나서 도 3i에 도시된 바와 같이, 제 1질화막(104)을 제거함으로써 본 발명에 의한 트렌치 구조의 소자분리 공정을 종료한다.3I, the device isolation process of the trench structure according to the present invention is terminated by removing the first nitride film 104.
또한, 본 발명의 실시예에서는 트렌치 내벽(106)의 라이너 산화막(108) 형성을 위한 열산화 공정을 스페이서(110')의 형성 이전에 진행하였지만, 이와는 달리 산화막(112) 형성 이후에 스페이서(110')를 제거한 다음 진행할 수도 있다.In addition, in the exemplary embodiment of the present invention, the thermal oxidation process for forming the liner oxide layer 108 of the trench inner wall 106 is performed before the formation of the spacer 110 ′. However, the spacer 110 is formed after the formation of the oxide layer 112. You can also proceed after removing ').
이상 설명한 바와 같이, 본 발명에 따른 트렌치구조의 소자분리 방법은 트렌치 내측에 스페이서를 형성하고 열산화 공정으로 트렌치 바닥에만 미리 산화막을 형성하여 트렌치의 에스펙트 비율을 낮추고 갭필 공정시 갭필되는 산화막의 두께를줄여 트렌치의 갭필 특성을 향상시킨다. 이에 따라, 본 발명은 갭필 산화막내에 발생되는 시임 및 보이드 등을 방지해서 트렌치 구조의 소자분리막의 절연 특성을 크게 향상시킬 수 있다.As described above, in the device isolation method of the trench structure according to the present invention, a spacer is formed inside the trench, and an oxide film is formed only at the bottom of the trench by thermal oxidation to lower the aspect ratio of the trench and the thickness of the oxide film gap-filled during the gap fill process. Reduce the gap gap characteristics of the trench. Accordingly, the present invention can prevent seams, voids, and the like generated in the gap fill oxide film, and can greatly improve the insulation characteristics of the device isolation film of the trench structure.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0025152A KR100414024B1 (en) | 2001-05-09 | 2001-05-09 | Method for forming a isolation layer of trench type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0025152A KR100414024B1 (en) | 2001-05-09 | 2001-05-09 | Method for forming a isolation layer of trench type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020085576A KR20020085576A (en) | 2002-11-16 |
| KR100414024B1 true KR100414024B1 (en) | 2004-01-07 |
Family
ID=27704214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0025152A KR100414024B1 (en) | 2001-05-09 | 2001-05-09 | Method for forming a isolation layer of trench type |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100414024B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829368B1 (en) * | 2002-12-05 | 2008-05-13 | 동부일렉트로닉스 주식회사 | Trench in semiconductor device and fabrication method of the trench |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040050971A (en) * | 2002-12-11 | 2004-06-18 | 삼성전자주식회사 | Method of gap-fill for fabricating semiconductor devices |
| KR100613342B1 (en) * | 2004-12-16 | 2006-08-21 | 동부일렉트로닉스 주식회사 | Semiconductor device and method of manufacturing the same |
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- 2001-05-09 KR KR10-2001-0025152A patent/KR100414024B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20020085576A (en) | 2002-11-16 |
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