KR20040048042A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 듀얼 다마신 패턴의 금속 배선 형성 방법에 관한 것이다.TECHNICAL FIELD This invention relates to the manufacturing method of a semiconductor element. Specifically, It is related with the metal wiring formation method of a dual damascene pattern.
반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 이는 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metalization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.The biggest goal of semiconductor manufacturing technology is to achieve high integration and high performance of semiconductor devices. As the device is integrated, a resistance capacitance (RC) delay due to metallization of the back end of line (BEOL) has influenced the device speed. In order to reduce this RC delay, dual damascene is achieved by applying low-resistance copper (Cu) as a metal and simultaneously forming via-holes and metal wiring using low-k dielectric materials. Use the Dual Damascene method.
이러한 듀얼 다마신 패턴을 형성하는 방법에는 여러 가지가 있지만, 일반적으로 포토 마스크 정렬(Photo Mask Align) 측면에서 가장 유리한 비아홀을 먼저 형성한 다음 트렌치를 형성하여 듀얼 다마신 패턴을 형성하는 비아 퍼스트 스킴(Via First Scheme)을 사용한다.There are many ways to form such a dual damascene pattern, but in general, a via first scheme in which the most advantageous via hole is formed first in terms of photo mask alignment and then a trench to form a dual damascene pattern ( Via First Scheme).
도 1은 종래의 패싯 현상이 나타난 듀얼 다마신 패턴의 SEM 사진이고, 도 2는 비아홀 개구부 상에 형성된 펜스가 형성된 SEM 사진이다.FIG. 1 is an SEM photograph of a dual damascene pattern in which a conventional facet phenomenon is shown, and FIG. 2 is an SEM photograph of a fence formed on a via hole opening.
도 1 및 도 2를 참조하면, 상술한 비아 퍼스트 스킴은 노광장비의 적층능력에 매우 문제가 많이 발생한다. 0.13㎛ 이하의 고성능 반도체 소자에서, 높은 종횡비를 갖는 비아홀 형성을 위해서는 적층능력의 한계와 같은 많은 문제점이 발생한다. 또한, 유전상수가 낮은 막을 이용하여 층간 절연막을 형성하게 되면 도 1에서와 같이 비아홀 개구부에 패싯(Facet) 현상이 발생하여 소자 특성을 악화시킨다(도1의 A영역). 또한, 비아홀 형성후 비아홀 하부를 보호하기 위하여 반사 방지막을 이용하여 비아홀을 매립하지만 비아홀의 패턴 밀도 차에 의해 비아홀에 매립되는 반사 방지막의 높이가 서로 일정하지 않아 트렌치 형성시 큰 문제점이 된다. 또한, 도 2에서와 같이 트렌치 식각시 비아홀 개구부 상에 식각 산화막으로 이루어진 뿔 또는 왕관모양의 펜스(Fence)가 발생하여 금속배선의 전기적 특성을 악화시키는 문제점이 발생한다(도 2의 B영역).1 and 2, the above-described via first scheme is very problematic in stacking capability of the exposure apparatus. In high-performance semiconductor devices of 0.13 mu m or less, many problems such as limitations of stacking ability occur for forming via-holes having a high aspect ratio. In addition, when the interlayer insulating film is formed using a film having a low dielectric constant, a facet phenomenon occurs in the via hole opening as shown in FIG. 1 to deteriorate device characteristics (region A in FIG. 1). In addition, after the via hole is formed, the via hole is filled by using an anti-reflection film to protect the lower part of the via hole. However, the height of the anti-reflection film buried in the via hole is not constant with each other due to the difference in the pattern density of the via hole. In addition, as shown in FIG. 2, a horn or crown-shaped fence made of an etch oxide film is formed on the via hole opening during the trench etching, thereby deteriorating the electrical characteristics of the metal wiring (region B of FIG. 2).
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 듀얼 다마신 패턴의 금속 배선 형성에 있어서 트렌치 퍼스트 스킴을 적용하되, 트렌치 상부 모서리 부분을 라운딩하여 비아 마스크 패터닝을 원활하게 실시함으로서 트렌치 퍼스트 스킴을 이용한 듀얼 다마신 패턴의 금속배선을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention applies a trench first scheme in forming a dual damascene pattern metal wiring, but by using a trench first scheme by smoothly performing via mask patterning by rounding the upper corner portion of the trench. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of forming a metal wiring of a damascene pattern.
도 1은 종래의 패싯 현상이 나타난 듀얼 다마신 패턴의 SEM 사진이고, 도 2는 비아홀 개구부 상에 형성된 펜스가 형성된 SEM 사진이다.FIG. 1 is an SEM photograph of a dual damascene pattern in which a conventional facet phenomenon is shown, and FIG. 2 is an SEM photograph of a fence formed on a via hole opening.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판12 : 배리어막10 semiconductor substrate 12 barrier film
14 : 층간 절연막16 : 트렌치14 interlayer insulating film 16 trench
18 : 반사 방지막20 : 비아홀18: antireflection film 20: via hole
22 : 금속배선22: metal wiring
본 발명에 따른 접합부 또는 하부 금속배선이 형성된 반도체 기판 상에 배리어막과 층간 절연막을 순차적으로 형성하는 단계와, 패터닝 공정을 실시하여 상기 층간 절연막의 일부를 식각하여 트렌치를 형성하는 단계와, 패터닝 공정을 실시할 때 빛이 난 반사되는 것을 억제하기 위하여 상기 트렌치 상부 모서리 부분이 라운딩되도록 식각하는 단계와, 패터닝 공정을 실시하여 상기 트렌치 하부에, 상기 접합부 또는 상기 하부 금속 배선과의 연결을 위한 비아홀을 형성하는 단계와, 상기 비아홀을 통해 노출된 상기 배리어막을 제거하는 단계 및 전체 구조 상부에 상기 트렌치가 매립되도록 도전성 물질을 증착한 다음, 상기 트렌치 상부의 라운딩된 모서리 부분이 제거되도록 평탄화 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.Sequentially forming a barrier film and an interlayer insulating film on a semiconductor substrate having a junction portion or a lower metal wiring according to the present invention; performing a patterning process to etch a portion of the interlayer insulating film to form a trench; and a patterning process Etching the trench so that the upper corner portion is rounded to prevent reflection of light when the light is reflected, and performing a patterning process to form a via hole in the lower portion of the trench to connect the junction part or the lower metal wiring. Forming a layer; removing the barrier layer exposed through the via hole; depositing a conductive material to fill the trench over the entire structure, and then performing a planarization process to remove a rounded corner portion of the upper portion of the trench. Of the semiconductor device comprising the step of It provides a manufacturing method.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 3a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(접합부, 하부금속배선)가 형성된 반도체 기판(10) 상에 배리어(Barrier)막(12) 및 층간 절연막(14)을 형성한다.Referring to FIG. 3A, a barrier film 12 and an interlayer insulating film may be formed on a semiconductor substrate 10 on which various elements (junctions, lower metal wirings) including semiconductor devices (not shown), such as transistors or capacitors, are formed. 14).
구체적으로, 배리어막(12)은 반도체 기판(10)과 기판상에 형성된 여러 요소를 보호하고, 확산을 방지하기 위해 질화막 계열을 물질막(SiC막, SiN막)으로 형성한다. 층간 절연막(14)은 후속 공정에 의해 손실을 감안하여 형성될 금속배선의 높이 보다 100 내지 2000Å 높게 형성한다. 예를 들어 비아홀과 금속배선용 트렌치가 형성될 층간 절연막(14)에서 목표로 하는 금속배선의 높이가 3000Å 이고, 비아홀의 높이가 2000Å 이면 종래에는 5000Å 두께의 층간 절연막을 형성하였지만, 본 발명에서는 이보다 100 내지 2000Å 더 두껍게 5100 내지 7000Å 두께의 층간 절연막(14)을 형성한다. 층간 절연막(14)은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD)을 이용하여 형성하거나, 회전도포 방식을 이용하여 유기 규산염(Organo-Silicate Glass; OSG) 계열의 HOSP막, 또는 유기 계열의 SiLK막 및 플레어(Flare)막을 형성한다.Specifically, the barrier film 12 forms a nitride film-based material film (SiC film, SiN film) to protect the semiconductor substrate 10 and various elements formed on the substrate and to prevent diffusion. The interlayer insulating film 14 is formed to be 100 to 2000 내지 higher than the height of the metal wiring to be formed in view of the loss by a subsequent process. For example, if the height of the target metal wiring is 3000 kV in the interlayer insulating film 14 on which the via hole and the trench for metal wiring are to be formed, and the height of the via hole is 2000 kV, an interlayer insulating film having a thickness of 5000 kPa is conventionally formed. An interlayer insulating film 14 having a thickness of 5100 to 7000 mm thick is formed to be 2000 to 2000 mm thicker. The interlayer insulating film 14 may be formed by chemical vapor deposition (CVD), low pressure CVD (LP-CVD), plasma enhanced CVD (PE-CVD) or atmospheric pressure chemical vapor deposition. It is formed by the deposition method (Atmospheric Pressure CVD; AP-CVD), or the organic silicate (OSG) -based HOSP film, or the organic-based SiLK film and flare film is formed by a rotary coating method do.
이에 한정되지 않고, 듀얼 다마신 패턴의 금속 배선을 형성하기 위한 다양한 목적을 갖는 다양한 형태의 절연막을 이용하여 층간 절연막(14)을 형성할 수 있다. 즉, 반도체 기판 상에 하부 구조물을 보호하기 위한 배리어막, 비아홀 형성을 위한 제 1 층간 절연막, 트렌치 형성을 위한 식각 방지막 및 제 2 층간 절연막을 증착한다.The interlayer insulating film 14 may be formed using various types of insulating films having various purposes for forming the metal wiring of the dual damascene pattern, without being limited thereto. That is, a barrier layer for protecting the lower structure, a first interlayer insulating layer for forming via holes, an etch barrier layer for forming trenches, and a second interlayer insulating layer are deposited on the semiconductor substrate.
도 3b 및 3c를 참조하면, 패터닝 공정을 실시하여 트렌치(16)를 형성한 다음 트렌치(16) 상부 모서리 부분을 라운딩 한다. 전체 구조 상부에 단차를 따라서 실리콘 질화막(SiON막)계열의 반사 방지막(18)을 형성한다.3B and 3C, the patterning process is performed to form the trench 16 and then round the upper corner portion of the trench 16. An antireflection film 18 of a silicon nitride film (SiON film) series is formed on the entire structure along the level difference.
구체적으로, 층간 절연막(14) 상부에 감광막을 도포한 다음 트렌치(16) 마스크를 이용한 사진식각공정을 실시하여 제 1 감광막 패턴(미도시)을 형성한다. 상기제 1 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 층간 절연막(14)의 일부를 제거하여 금속 배선용 트렌치(16)를 형성한다. 트렌치(16)는 CxFyHz(x, y, z는 0과 자연수) 가스를 주 식각 가스로 하는 건식 식각을 실시하여 목표로 하는 깊이로 형성하거나, 목표로 하는 깊이보다 100 내지 2000Å 더 깊게 형성한다. 감광막 스트립 공정을 실시하여 상기 제 1 감광막 패턴을 제거한다. 이에 한정되지 않고, 감광막 증착전에 유기 반사 방지막(Organic BARC)을 도포하여 트렌치 마스크 패터닝을 용이하게 하고, 상기 제 1 감광막 패턴 식각시 함께 식각한다. 또는 유기 반사방지막 대신 SiN막 또는 SiON 계열의 막을 증착하여 트렌치 마스크 패터닝을 용이하게 할 수 있다.Specifically, the first photoresist pattern (not shown) is formed by coating a photoresist on the interlayer insulating layer 14 and then performing a photolithography process using a trench 16 mask. An etching process using the first photoresist layer pattern as an etching mask is performed to remove a portion of the interlayer insulating layer 14 to form a trench for metal wiring 16. The trench 16 is formed to a target depth by performing dry etching using C x F y H z (x, y, z is 0 and natural water) as the main etching gas, or forming a target depth of 100 to 2000 Å. To form deeper. The photoresist strip process is performed to remove the first photoresist pattern. The present invention is not limited thereto, and an organic anti-reflection film (Organic BARC) may be applied before the photoresist deposition to facilitate trench mask patterning and etching together during the first photoresist pattern etching. Alternatively, the trench mask patterning may be facilitated by depositing a SiN film or a SiON-based film instead of the organic antireflective film.
플라즈마 건식 식각이나, 불소(F)계열의 용액을 이용한 습식식각을 실시하여 트렌치(16) 상부 모서리를 라운딩시킨다(도 3c의 C영역). 네온(Ne), 아르곤(Ar) 및 크립톤(Kr)등의 불활성 기체 또는 N2, O2가스를 이용한 플라즈마 건식 식각을 실시하여 트렌치(16)가 형성된 층간 절연막(14) 상부를 식각하게 되면, 플라즈마 건식 식각에 의한 패싯 현상으로 인해 트렌치(16) 상부 모서리 부분이 라운딩된다. 또한, HF를 포함하는 불소 계열의 용액을 이용한 습식 식각을 실시하게 되면, 평평한 면보다 모서리 부분이 빨리 식각되는 특성으로 인해 트렌치(16) 상부 모서리 부분이 라운딩 된다.Plasma dry etching or wet etching using a fluorine (F) -based solution is performed to round the upper edge of the trench 16 (region C in FIG. 3C). When the plasma dry etching using an inert gas such as neon (Ne), argon (Ar) and krypton (Kr) or N 2 , O 2 gas is performed to etch the upper portion of the interlayer insulating film 14 on which the trench 16 is formed, The upper edge portion of the trench 16 is rounded due to the facet phenomenon by the plasma dry etching. In addition, when the wet etching is performed using a fluorine-based solution including HF, the upper corner portion of the trench 16 is rounded due to the characteristic that the corner portion is etched faster than the flat surface.
이때, 플라즈마 건식 식각이나, 습식 식각을 통해 소정 두께의 층간 절연막(14)이 식각된다. 만일 트렌치의 폭을 목표하는 깊이로 식각하였을 경우 트렌치(16) 상부의 층간 절연막(14) 뿐만 아니라 트렌치(16) 하부의 층간 절연막(14)까지 식각된다. 한편, 트렌치(16) 폭을 목표로 하는 깊이보다 100 내지 2000Å 깊게 식각하였다면, 트렌치(16) 상부의 층간 절연막(14)만 식각하고, 트렌치(16) 하부와 측벽의 형상에 미치는 영향을 극소화한다. 이를 위해 불화성 기체 분자를 사용하거나, 트렌치(16) 내부를 소정의 물질막으로 매립하는 등의 방법을 사용한다. 이때, 목표보다 두껍게 증착한 층간 절연막(14)을 완전히 제거하거나 또는, 일부만 제거하여 듀얼 다마신 패턴 형성후 완전히 제거할 수 있다.In this case, the interlayer insulating layer 14 having a predetermined thickness is etched through plasma dry etching or wet etching. If the width of the trench is etched to a desired depth, not only the interlayer insulating layer 14 on the trench 16 but also the interlayer insulating layer 14 on the lower portion of the trench 16 are etched. On the other hand, if the trench 16 is etched 100 to 2000 microns deeper than the target depth, only the interlayer insulating film 14 on the trench 16 is etched to minimize the influence on the shape of the trench 16 and the sidewalls. . For this purpose, a method such as using fluorinated gas molecules, or filling the inside of the trench 16 with a predetermined material film is used. At this time, the interlayer insulating film 14 deposited thicker than the target may be completely removed or only a part thereof may be removed to completely remove the dual damascene pattern after formation.
전체 구조 상부에 단차를 따라 100 내지 400Å 두께의 SiON 계열의 반사 방지막(18)을 증착하여 후속 비아 패터닝시 난반사를 최소화 한다. SiON 계열의 반사 방지막(18)을 형성하지 않고 본 발명의 반도체 소자의 제조 공정을 진행할 수 있다.SiON-based antireflection film 18 having a thickness of 100 to 400 를 is deposited on the entire structure to minimize diffuse reflection during subsequent via patterning. The manufacturing process of the semiconductor device of the present invention can be performed without forming the SiON antireflection film 18.
도 3d를 참조하면, 패터닝 공정을 실시하여 트렌치(16) 하부에 접합부 또는 하부 금속배선과의 연결을 위한 비아홀(20)을 형성한다.Referring to FIG. 3D, a patterning process is performed to form a via hole 20 in the lower portion of the trench 16 for connection with a junction part or a lower metal wiring.
구체적으로, 전체 구조 상부에 감광막을 도포한 다음 비아 마스크를 이용한 사진식각공정을 실시하여 제 2 감광막 패턴(미도시)을 형성한다. 상기 제 2 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 SiON 계열의 반사 방지막(18) 및 층간 절연막(14)을 제거하여 비아홀(20)을 형성한다. SiON 계열의 반사 방지막(18)은 CF 계열의 가스를 포함한 할로겐족 원소를 이용한 건식식각을 실시하여 제거하거나, H3PO4용액을 이용한 습식식각을 실시하여 제거한다. 일반적인 비아식각을 실시하여 층간 절연막(14)을 식각한다. 이에 한정되지 않고, 상기 감광막 도포 전에 유기계열의 반사 방지막(미도시)을 도포하여 트렌치(16) 상부 모서리 부분에서 발생하는 난반사를 최소화 할 수 있다. 상기 제 2 감광막 패턴을 식각한 다음 트렌치(16) 내부와 층간 절연막(14) 상부에 잔류하는 SiON 계열의 반사 방지막(18)을 제거하거나, 금속배선 형성후 상호 정전용량상 그 마진(Margin)이 허용될 경우는 제거하지 않을 수 있다.Specifically, a second photoresist pattern (not shown) is formed by applying a photoresist on the entire structure and then performing a photolithography process using a via mask. An etching process using the second photoresist pattern as an etching mask is performed to remove the SiON-based antireflection film 18 and the interlayer insulating film 14 to form a via hole 20. The SiON antireflection film 18 is removed by dry etching using a halogen group element containing a CF series gas or by wet etching using a H 3 PO 4 solution. A general via etching is performed to etch the interlayer insulating film 14. Not limited to this, it is possible to minimize the diffuse reflection occurs in the upper corner portion of the trench 16 by applying an organic anti-reflection film (not shown) before the photosensitive film is applied. After etching the second photoresist pattern, the SiON-based antireflection film 18 remaining in the trench 16 and the interlayer insulating film 14 is removed, or a margin is allowed for mutual capacitance after metal wiring is formed. If not, it can be removed.
도 3e를 참조하면, 비아홀(20) 하부에 노출된 배리어막(12)을 제거한다. 세정공정을 실시한 다음 비아홀(20)과 트렌치(16)를 포함하는 전체 구조의 단차를 따라 금속의 확산을 방지하는 얇은 장벽층(미도시)과 씨드층(미도시)을 증착한다. 전체 구조 상부에 도전성 물질을 증착하여 비아홀(20)과 트렌치(16)를 매립한다. 열처리 공정과 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선(22)을 형성한다. 이때, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 또는 전면 건식 식각(Blank Etch)을 이용한 평탄화 공정을 실시하여 트렌치(16) 상부 모서리에 형성된 패싯의 깊이만큼 층간 절연막(14)을 제거하여 트렌치(16) 상부 모서리에 형성된 패싯(라운딩 형상)을 제거한다. 또한, 잔류하는 SiON 계열의 반사 방지막(18)을 세정 공정을 통해 제거하거나, 평탄화 공정을 통해 제거한다.Referring to FIG. 3E, the barrier layer 12 exposed under the via hole 20 is removed. After the cleaning process, a thin barrier layer (not shown) and a seed layer (not shown) are deposited to prevent metal diffusion along a step of the entire structure including the via hole 20 and the trench 16. A conductive material is deposited on the entire structure to fill the via hole 20 and the trench 16. The heat treatment process and the planarization process are performed to form the metal wiring 22 having the dual damascene structure. In this case, a planarization process using chemical mechanical polishing (CMP) or a total dry etching is performed to remove the interlayer insulating layer 14 to the depth of the facet formed in the upper corner of the trench 16 to form the trench 16. ) Remove the facet (rounded shape) formed at the upper edge. In addition, the remaining SiON antireflection film 18 is removed through a cleaning process or a planarization process.
상술한 바와 같이, 본 발명은 듀얼 다마신 패턴의 금속 배선 형성에 있어서 금속 배선용 트렌치를 먼저 형성하여 금속 배선을 형성할 수 있다.As described above, the present invention can form the metal wiring by first forming the trench for metal wiring in forming the metal wiring of the dual damascene pattern.
또한, 트렌치 상부의 모서리를 라운딩화 하여 비아홀 패터닝 공정을 원활하게 할 수 있다.In addition, by rounding the corners of the upper portion of the trench, the via hole patterning process may be smoothly performed.
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