KR20040043378A - Method of manufacturing semiconductor device - Google Patents

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KR20040043378A KR1020020071621A KR20020071621A KR20040043378A KR 20040043378 A KR20040043378 A KR 20040043378A KR 1020020071621 A KR1020020071621 A KR 1020020071621A KR 20020071621 A KR20020071621 A KR 20020071621A KR 20040043378 A KR20040043378 A KR 20040043378A
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백정권
김동환
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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to prevent a refresh characteristic from being deteriorated by improving the contact resistance to a storage node and by improving the contact resistance to a junction region of a landing plug. CONSTITUTION: A semiconductor substrate(1) is prepared in which several gates(2) and junction regions(3) are formed. A polysilicon layer doped with phosphor of a proper density is formed on the junction region between the gates to form a landing plug poly(4). An oxide layer(5) containing phosphor is deposited on the gate and the landing plug poly. A heat treatment is performed on the resultant structure to diffuse the phosphor contained in the oxide layer to the upper surface(4a) of the landing plug poly. The oxide layer is etched to form a contact hole exposing the landing plug poly. The polysilicon layer is buried in the contact hole to form a poly plug(6) for storage nodes.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 접합 영역과 스토리지 전극간을 연결시키는 랜딩 플러그 폴리(Landing Plug Poly)의 상기 스토리지 전극과의 콘택 저항을 개선시키는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of improving a contact resistance of a landing plug poly connecting a junction region and a storage electrode with the storage electrode.

고집적 반도체 소자를 구현함에 있어서, 패턴의 임계 치수를 낮추는 것이 무엇보다 우선적으로 이루어져야 하지만, 이에 수반해서 하부 패턴과 상부 패턴간의 안정적인 콘택도 확보되어야만 한다.In implementing the highly integrated semiconductor device, lowering the critical dimension of the pattern should be made first of all, but with this, stable contact between the lower pattern and the upper pattern must be ensured.

이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.This is because even if the miniaturization of the pattern is achieved, if a stable contact between the lower pattern and the upper pattern is not made, or if the contact resistance therebetween is increased, reliability and high speed driving of the device are not obtained.

현재 256M급 이상의 반도체 메모리 소자의 경우, 그 제조시에 하부 패턴과 상부 패턴, 예컨데, 접합 영역과 비트라인 및 접합 영역과 캐패시터간의 안정적인 콘택을 확보하기 위해 랜딩 플러그 폴리(Landing Plug Poly)를 형성하고 있으며, 상기 랜딩 플러그 폴리의 형성을 위해 자기정렬콘택(Self Aligned Contact) 공정이 적용되고 있다.Currently, in the case of semiconductor memory devices of 256M or more, a landing plug poly is formed in order to secure stable contact between a lower pattern and an upper pattern, for example, a junction region, a bit line, and a junction region and a capacitor. In addition, a self aligned contact process is applied to form the landing plug poly.

여기서, 자기정렬콘택 공정은 하부 패턴과 상부 패턴간의 안정적인 콘택을 확보하기 위한 기술로서, 통상의 콘택 공정은 특정 영역에만 하부 패턴을 노출시키는 콘택홀을 형성한 후에 상기 콘택홀 내에 폴리실리콘막을 매립시켜 폴리 플러그를 형성하는 방식으로 진행되는 반면, 상기 자기정렬콘택 공정은 소정 개의 게이트 및 이들 사이의 접합 영역들을 동시에 노출시키는 거대 크기의 콘택홀을 형성한 후에 상기 거대 콘택홀이 매립되도록 폴리실리콘막을 증착하고, 그런다음, 폴리실리콘막을 CMP(Chemical Mechanical Polishing) 또는 에치-백(Etch-back)하여 랜딩 플러그 폴리, 즉, 비트라인용 및 캐패시터용 플러그 폴리들을 동시에 형성하는 방식으로 진행된다.Here, the self-aligned contact process is a technique for securing a stable contact between the lower pattern and the upper pattern. In the conventional contact process, a polysilicon film is embedded in the contact hole after forming a contact hole exposing the lower pattern only in a specific region. Whereas the process of forming a poly plug proceeds, the self-aligned contact process forms a large size contact hole that simultaneously exposes a predetermined number of gates and junction regions therebetween, and then deposits a polysilicon film to fill the large contact hole. Then, the polysilicon film is subjected to chemical mechanical polishing (CMP) or etch-back to simultaneously form landing plug polys, that is, plug polys for bit lines and capacitors.

이때, 상기 랜딩 플로그 폴리는 도체 특성이 부여되도록 함과 동시에 접합 영역과의 콘택 저항이 개선되도록 적정 농도로 인(Phosephorous)이 도핑되는 것이 일반적이다.In this case, the landing plug poly is generally doped with phosphorous at an appropriate concentration so that conductor properties are imparted and contact resistance with the junction region is improved.

그러나, 전술한 바와 같이, 랜딩 플러그 폴리는 접합 영역과의 콘택 저항을 개선하기 위해 적정 농도로 인이 도핑되는 것이 일반적이지만, 이 경우에는 후속 열공정에서 랜딩 플러그 폴리에 도핑된 인이 접합 영역으로 확산됨으로써 캐패시터의 스토리지 전극과 랜딩 플러그 폴리간의 콘택 저항이 증가되어 캐패시터의 리플레쉬(refresh) 특성이 열화되는 문제점이 있다.However, as described above, the landing plug poly is generally doped with phosphorus at an appropriate concentration to improve contact resistance with the bonding region, but in this case, the phosphorus doped with the landing plug poly is bonded to the bonding region in a subsequent thermal process. As a result of diffusion, the contact resistance between the storage electrode of the capacitor and the landing plug poly is increased, thereby degrading the refresh characteristic of the capacitor.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 랜딩 플러그의 접합 영역과의 콘택 저항을 개선시키면서도 스토리지 전극과의 콘택 저항도 개선시켜 리플레쉬 특성 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and improves the contact resistance with the junction region of the landing plug, and also improves the contact resistance with the storage electrode, thereby preventing the deterioration of the refresh characteristics. The purpose is to provide a manufacturing method.

도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1 to 3 are cross-sectional views for each process for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 반도체 기판 2 : 게이트1 semiconductor substrate 2 gate

3 : 접합 영역 4a : 랜딩 플러그 폴리의 상부 표면3: bonding area 4a: upper surface of landing plug poly

4 : 랜딩 플러그 폴리 5 : 산화막4: landing plug poly 5: oxide film

6 : 스토리지 전극용 폴리 플러그6: poly plug for storage electrode

상기와 같은 목적을 달성하기 위하여, 본 발명은, 수 개의 게이트 및 접합 영역이 형성된 반도체 기판을 제공하는 단계; 상기 게이트들 사이의 접합 영역 상에 적정 농도로 인(Phosphorous)이 도핑된 폴리실리콘막을 매립시켜 랜딩 플러그 폴리를 형성하는 단계; 상기 게이트 및 랜딩 플러그 폴리 상에 인을 함유한 산화막을 증착하는 단계; 상기 기판 결과물을 열처리하여 상기 산화막에 함유된 인을 상기 랜딩 플러그 폴리의 상부 표면으로 확산시키는 단계; 상기 산화막을 식각하여 상기 랜딩 플러그 폴리를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 폴리실리콘막을 매립시켜 스토리지 전극용 폴리 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention provides a semiconductor substrate comprising a plurality of gates and a junction region formed; Embedding a polysilicon layer doped with phosphorous at a suitable concentration on the junction region between the gates to form a landing plug poly; Depositing an oxide film containing phosphorus on the gate and landing plug poly; Heat-treating the substrate resultant to diffuse phosphorus contained in the oxide film to an upper surface of the landing plug poly; Etching the oxide layer to form a contact hole exposing the landing plug poly; And embedding a polysilicon layer in the contact hole to form a poly plug for a storage electrode.

여기서, 상기 랜딩 플러그 폴리를 형성하는 단계는 500∼550℃의 온도 및 0.5∼1.0Torr의 압력에서 SiH4 및 PH3 가스를 이용하여 인-시튜로 인이 도핑된 폴리실리콘막을 증착하는 단계와 상기 게이트가 노출되도록 상기 폴리실리콘막을 CMP하는 단계로 구성되며, 상기 인의 도핑 농도는 1.0∼1.5×1020원자/cc 정도이다.The forming of the landing plug poly may include depositing a polysilicon layer doped with phosphorus in-situ using SiH 4 and PH 3 gas at a temperature of 500 to 550 ° C. and a pressure of 0.5 to 1.0 Torr and the gate. CMP the polysilicon film to be exposed, wherein the doping concentration of phosphorus is about 1.0-1.5 × 10 20 atoms / cc.

상기 산화막은 BPSG막 또는 PSG막이며, 상기 BPSG막 또는 PSG막에서의 인의 함유량은 막 전체에 대해 5.0∼8.0wt% 정도이다.The oxide film is a BPSG film or a PSG film, and the phosphorus content in the BPSG film or PSG film is about 5.0 to 8.0 wt% based on the entire film.

상기 열처리는 700∼800℃의 온도 및 N2 또는 H2O 분위기에서 수행한다.The heat treatment is carried out in a temperature of 700 to 800 ℃ and N2 or H2O atmosphere.

상기 스토리지 전극용 폴리 플러그를 형성하는 단계는 500∼550℃의 온도 및 0.5∼1.0Torr의 압력에서 SiH4/PH3 가스를 이용하여 인이 6.0∼8.0×1020원자/cc의 농도로 도핑된 폴리실리콘막을 증착하는 단계와 상기 산화막이 노출되도록 상기 폴리실리콘막을 CMP하는 단계로 구성된다.Forming the poly plug for the storage electrode is polysilicon doped with phosphorus at a concentration of 6.0 to 8.0 x 10 20 atoms / cc using SiH4 / PH3 gas at a temperature of 500 to 550 ° C and a pressure of 0.5 to 1.0 Torr And depositing a film and CMP the polysilicon film to expose the oxide film.

본 발명에 따르면, 랜딩 플러그 폴리를 형성 후에 인을 함유한 산화막을 증착하고, 그런다음, 열처리를 통해 상기 산화막에 함유된 인이 랜딩 플러그 폴리의 상부 표면으로 확산되도록 함으로써, 랜딩 플러그 폴리의 스토리지 전극과의 콘택 저항을 개선시킬 수 있으며, 이에 따라, 리플레쉬 특성 저하를 방지할 수 있다.According to the present invention, after forming the landing plug poly, an oxide film containing phosphorus is deposited, and then, through heat treatment, phosphorus contained in the oxide film is diffused to the upper surface of the landing plug poly, thereby storing the storage electrode of the landing plug poly. It is possible to improve the contact resistance with the, thereby preventing the degradation of the refresh characteristics.

(실시예)(Example)

이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1 to 3 are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 소자분리막 및 웰(도시안됨)이 형성된 반도체 기판(1) 상에 공지의 공정에 따라 표면에 하드마스크막을 구비하고 상기 하드마스크막을 포함한 그 측면에는 스페이서를 구비한 게이트들(2)을 형성한다. 그런다음, 이온 주입 및 열 공정을 차례로 수행하여 상기 게이트(2) 양측의 기판 표면에 접합 영역(3)을 형성한다.Referring to FIG. 1, gates having a hard mask layer on a surface thereof and a spacer on a side surface thereof including the hard mask layer may be formed on a semiconductor substrate 1 on which an isolation layer and a well (not shown) may be formed. 2) form. Then, ion implantation and thermal processes are performed in sequence to form a junction region 3 on the substrate surface on both sides of the gate 2.

그 다음, 상기 기판 결과물 상에 두껍게 산화막(도시안됨)을 증착한 후, 수 개의 게이트(2) 및 이들 사이의 기판 영역, 즉, 접합 영역(3)을 동시에 노출시키는 거대 콘택홀을 형성한다. 그런다음, 상기 거대 콘택홀을 매립하도록 폴리실리콘막을 증착하고, 이어서, 게이트(2)가 노출될 때까지 폴리실리콘막 및 산화막을 CMP하여 상기 게이트들(2) 사이의 접합 영역(3) 상에 랜딩 플러그 폴리(4)를 형성한다.A thick oxide film (not shown) is then deposited on the substrate resultant to form a large contact hole that simultaneously exposes several gates 2 and the substrate region therebetween, ie, the junction region 3. Then, a polysilicon film is deposited so as to fill the large contact hole, and then CMP the polysilicon film and the oxide film until the gate 2 is exposed, on the junction region 3 between the gates 2. The landing plug poly 4 is formed.

여기서, 상기 랜딩 플러그 폴리(4)는 접합 영역(3)과의 콘택 저항은 감소시키되, 후속 열공정에서의 인의 확산에 의한 리플레쉬 특성의 열화가 최소화될 수 있도록 500∼550℃의 온도 및 0.5∼1.0Torr의 압력에서 SiH4 및 PH3 가스를 이용하여 인이 1.0∼1.5×1020원자/cc의 농도로 인-시튜(in-situ) 도핑된 폴리실리콘막을 증착한 후, 그 CMP를 통해 형성한다.In this case, the landing plug poly 4 has a contact resistance with the junction region 3, but the temperature of 500 to 550 ° C. and 0.5 so as to minimize the deterioration of the refresh characteristics due to the diffusion of phosphorus in the subsequent thermal process. Phosphorus was deposited in-situ doped polysilicon film at a concentration of 1.0-1.5 × 10 20 atoms / cc using SiH4 and PH3 gas at a pressure of ˜1.0 Torr and then formed through the CMP. .

도 2를 참조하면, 랜딩 플러그 폴리(4) 및 게이트(2)를 포함한 기판 결과물 상에 높은 농도로 인이 도핑된 BPSG막 또는 PSG막과 같은 산화막(5)을 증착한다. 여기서, 상기 산화막(5) 내의 인의 도핑 농도는 막 전체에 대해 5.0∼8.0wt% 정도의 범위를 갖도록 함이 바람직하다.Referring to FIG. 2, an oxide film 5 such as a BPSG film or a PSG film doped with phosphorus at a high concentration is deposited on a substrate resultant including the landing plug poly 4 and the gate 2. Here, the doping concentration of phosphorus in the oxide film 5 is preferably in the range of about 5.0 to 8.0wt% with respect to the entire film.

도 3을 참조하면, 상기 기판 결과물에 대해 700∼800℃의 온도 및 N2 또는 H2O 분위기에서 열 공정을 수행한다. 이 경우, 산화막(5) 내에 함유된 불순물, 즉, 인이 그 아래의 랜딩 플러그 폴리(4)의 상부 표면으로 확산되며, 이에 따라, 상기 랜딩 플러그 폴리의 상부 표면(4a)은 인이 매우 높은 농도로 도핑된 결과를 얻게 된다.Referring to Figure 3, the substrate is subjected to a thermal process in a temperature of 700 ~ 800 ℃ and N2 or H2O atmosphere. In this case, impurities contained in the oxide film 5, that is, phosphorus diffuses to the upper surface of the landing plug poly 4 below it, so that the upper surface 4a of the landing plug poly has a very high phosphorus. Results are doped with concentration.

계속해서, 상기 산화막을 식각하여 인이 높은 농도로 도핑된 상부 표면(4a)을 갖는 랜딩 플러그 폴리(4)를 노출시키는 콘택홀을 형성한다. 그런다음, 콘택홀 내에 도전막, 예컨데, 폴리실리콘막을 매립시켜 스토리지 전극용 폴리 플러그(6)를 형성한다.Subsequently, the oxide film is etched to form a contact hole exposing the landing plug poly 4 having the top surface 4a doped with phosphorus at a high concentration. Then, a conductive film, such as a polysilicon film, is embedded in the contact hole to form the poly plug 6 for the storage electrode.

여기서, 상기 스토리지 전극용 폴리 플러그(6)는 기판(1) 상에 500∼550℃의 온도 및 0.5∼1.0Torr의 압력에서 SiH4 및 PH3 가스를 이용하여 6.0∼8.0×1020원 자/cc의 농도로 인이 도핑된 폴리실리콘막을 증착한 후, 산화막(5)이 노출되도록 상기 폴리실리콘막을 CMP하는 것을 통해 형성한다.Here, the poly plug 6 for the storage electrode is formed on the substrate 1 at a temperature of 500 to 550 ° C. and a pressure of 0.5 to 1.0 Torr using SiH 4 and PH 3 gas of 6.0 to 8.0 × 10 20 atoms / cc. After depositing a polysilicon film doped with phosphorus at a concentration, the polysilicon film is formed by CMP so that the oxide film 5 is exposed.

상기 랜딩 플러그 폴리의 표면(4a)은 인이 높은 농도로 도핑되어져 있으므로, 캐패시터의 스토리지 전극, 보다 정확하게는 폴리 플러그(6)와의 콘택 저항이 개선되며, 그래서, 후속 열공정에서의 인의 확산으로 인한 캐패시터의 리플레쉬 특성 저하는 초래되지 않는다.Since the surface 4a of the landing plug poly is doped with a high concentration of phosphorus, the contact resistance with the storage electrode of the capacitor, more precisely with the poly plug 6, is improved, so that due to diffusion of phosphorus in the subsequent thermal process, The degradation of the refresh characteristics of the capacitor is not caused.

이후, 도시하지는 않았으나, 기판 결과물 상에 스토리지 전극과 유전체막 및플레이트 전극을 차례로 형성하여 캐패시터를 구성하고, 그리고, 공지의 후속 공정을 진행하여 반도체 소자를 완성한다.Subsequently, although not shown, a capacitor is formed by sequentially forming a storage electrode, a dielectric film, and a plate electrode on the substrate resultant, and then proceeds a well-known subsequent process to complete a semiconductor device.

이상에서와 같이, 본 발명의 방법은 접합 영역과의 콘택 저항을 확보할 수 있는 수준으로 인이 도핑된 랜딩 플러그 폴리를 형성한 후에 인을 함유한 산화막을 증착하고, 그런다음, 열처리를 통해 상기 산화막에 함유된 인이 상기 랜딩 플러그 폴리의 상부 표면으로 확산되도록 함으로써, 랜딩 플러그 폴리의 접합 영역과의 콘택 저항을 확보할 수 있음은 물론 스토리지 전극과의 콘택 저항도 개선시킬 수 있다.As described above, the method of the present invention forms a phosphorus-doped landing plug poly at a level capable of securing contact resistance with the junction region, and then deposits an oxide film containing phosphorus, and then, By allowing the phosphorus contained in the oxide film to diffuse to the upper surface of the landing plug poly, it is possible to secure contact resistance with the junction region of the landing plug poly and to improve contact resistance with the storage electrode.

따라서, 본 발명은 캐패시터의 리플레쉬 특성을 향상시킬 수 있는 바, 소자 특성을 향상시킬 수 있다.Therefore, the present invention can improve the refresh characteristics of the capacitor, thereby improving the device characteristics.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims (7)

수 개의 게이트 및 접합 영역이 형성된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having several gates and junction regions formed thereon; 상기 게이트들 사이의 접합 영역 상에 적정 농도로 인(Phosphorous)이 도핑된 폴리실리콘막을 매립시켜 랜딩 플러그 폴리를 형성하는 단계;Embedding a polysilicon layer doped with phosphorous at a suitable concentration on the junction region between the gates to form a landing plug poly; 상기 게이트 및 랜딩 플러그 폴리 상에 인을 함유한 산화막을 증착하는 단계;Depositing an oxide film containing phosphorus on the gate and landing plug poly; 상기 기판 결과물을 열처리하여 상기 산화막에 함유된 인을 상기 랜딩 플러그 폴리의 상부 표면으로 확산시키는 단계;Heat-treating the substrate resultant to diffuse phosphorus contained in the oxide film to an upper surface of the landing plug poly; 상기 산화막을 식각하여 상기 랜딩 플러그 폴리를 노출시키는 콘택홀을 형성하는 단계; 및Etching the oxide layer to form a contact hole exposing the landing plug poly; And 상기 콘택홀 내에 폴리실리콘막을 매립시켜 스토리지 전극용 폴리 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And embedding a polysilicon layer in the contact hole to form a poly plug for a storage electrode. 제 1 항에 있어서, 상기 랜딩 플러그 폴리를 형성하는 단계는The method of claim 1, wherein the forming of the landing plug pulley 500∼550℃의 온도 및 0.5∼1.0Torr의 압력에서 SiH4 및 PH3 가스를 이용하여 인-시튜로 인이 도핑된 폴리실리콘막을 증착하는 단계와, 상기 게이트가 노출되도록 상기 폴리실리콘막을 CMP하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.Depositing a polysilicon film doped with phosphorus in-situ using SiH4 and PH3 gas at a temperature of 500 to 550 ° C. and a pressure of 0.5 to 1.0 Torr, and CMPing the polysilicon film to expose the gate. Method for manufacturing a semiconductor device, characterized in that. 제 2 항에 있어서, 상기 인의 도핑 농도는 1.0∼1.5×1020원자/cc 인 것을 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 2, wherein the doping concentration of phosphorus is 1.0 to 1.5 x 10 20 atoms / cc. 제 1 항에 있어서, 상기 산화막은 BPSG막 또는 PSG막인 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the oxide film is a BPSG film or a PSG film. 제 4 항에 있어서, 상기 BPSG막 또는 PSG막에서의 인의 함유량은 막 전체에 대해 5.0∼8.0wt% 인 것을 특징으로 하는 반도체 소자의 제조방법.The method for manufacturing a semiconductor device according to claim 4, wherein the phosphorus content in the BPSG film or PSG film is 5.0 to 8.0 wt% based on the entire film. 제 1 항에 있어서, 상기 열처리는 700∼800℃의 온도 및 N2 또는 H2O 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the heat treatment is performed at a temperature of 700 to 800 ° C. and an N 2 or H 2 O atmosphere. 제 1 항에 있어서, 상기 스토리지 전극용 폴리 플러그를 형성하는 단계는The method of claim 1, wherein the forming of the poly plug for the storage electrode is performed. 500∼550℃의 온도 및 0.5∼1.0Torr의 압력에서 SiH4 및 PH3 가스를 이용하여 인이 6.0∼8.0×1020원자/cc의 농도로 도핑된 폴리실리콘막을 증착하는 단계와, 상기 산화막이 노출되도록 상기 폴리실리콘막을 CMP하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.Depositing a polysilicon film doped with phosphorus at a concentration of 6.0 to 8.0 x 10 20 atoms / cc using SiH4 and PH3 gas at a temperature of 500 to 550 ° C. and a pressure of 0.5 to 1.0 Torr, to expose the oxide film; And CMP the polysilicon film.
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