KR20040042184A - Method of forming semiconductor device having self-align contact holes - Google Patents

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Abstract

PURPOSE: A method for forming a semiconductor device having a self-aligned contact hole is provided to be capable of reducing the aspect ratio of the self-aligned contact hole. CONSTITUTION: A pair of line patterns(108) are arrayed on a semiconductor substrate(101). Each line pattern is made of a line conductive pattern(106a) and a metal capping pattern(107a'). A spacer(109) is formed at both sidewalls of each line pattern. An interlayer dielectric(110) is formed on the entire surface of the resultant structure. A self-aligned contact hole(111) is formed by selectively patterning the interlayer dielectric for partially exposing a predetermined portion of the semiconductor substrate between the line patterns, the spacer, and the metal capping pattern. An insulating metal oxide layer(120) is formed by selectively oxidizing the exposed metal capping pattern. At this time, the metal capping pattern has a selectivity ratio for the interlayer dielectric.

Description

자기정렬 콘텍홀을 갖는 반도체소자의 형성방법{Method of forming semiconductor device having self-align contact holes}Method of forming semiconductor device having self-aligned contact holes

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히, 자기정렬 콘텍홀을 갖는 반도체소자의 형성방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a semiconductor device having a self-aligning contact hole.

반도체소자의 고집적화 경향에 따라, 반도체소자의 선폭이 점점 감소하고 있어, 하부 도전막 및 상부 도전막을 전기적으로 접속시키기 위한 콘텍홀을 형성하는 방법이 점점 어려워지고 있다. 또한, 하부 도전막 및 콘텍홀의 정렬마진 역시 점점 감소하고 있다. 이를 해결하기 위한 방안으로 자기정렬 콘텍홀이 제안된 바 있다.With the tendency of high integration of semiconductor devices, the line widths of semiconductor devices are gradually decreasing, making it increasingly difficult to form contact holes for electrically connecting the lower conductive film and the upper conductive film. In addition, alignment margins of the lower conductive layer and the contact hole are gradually decreasing. As a way to solve this problem, a self-aligning contact hole has been proposed.

도 1 및 도 2는 종래의 디램기억소자의 자기정렬콘텍홀을 형성하는 방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of forming a self-aligning contact hole of a conventional DRAM memory device.

도 1 및 도 2를 참조하면, 반도체기판(1) 상에 하부 층간절연막(2)을 형성하고, 상기 하부 층간절연막(2)을 관통하여 상기 반도체기판(1)의 소정영역과 접촉하는 버퍼콘택플러그(3)를 형성한다. 상기 하부 층간절연막(2)은 일반적인 층간절연막으로 사용하는 실리콘산화막으로 형성하고, 상기 버퍼콘택플러그(3)는 도핑된 폴리실리콘막으로 형성한다. 상기 하부 층간절연막(2) 상에 한 쌍의 배선들(6)을 형성한다. 상기 배선(6)은 차례로 적층된 배선도전막 패턴(4) 및 캐핑막 패턴(5)으로 구성된다. 상기 캐핑막 패턴(5)은 실리콘질화막으로 형성한다. 상기 한 쌍의 배선들(6) 사이에 상기 버퍼콘택플러그(3)의 상부면이 노출된다. 상기 배선(6)의 양 측벽들에 각각 스페이서(7)를 형성한다. 상기 스페이서(7)는 실리콘질화막으로 형성한다. 상기 캐핑막 패턴(5) 및 상기 스페이서(7)는 일반적인 층간절연막으로 사용되는 실리콘산화막에 대하여 식각선택비를 갖는다.1 and 2, a buffer contact forming a lower interlayer insulating film 2 on the semiconductor substrate 1 and penetrating the lower interlayer insulating film 2 to contact a predetermined region of the semiconductor substrate 1. The plug 3 is formed. The lower interlayer insulating film 2 is formed of a silicon oxide film used as a general interlayer insulating film, and the buffer contact plug 3 is formed of a doped polysilicon film. A pair of wires 6 are formed on the lower interlayer insulating film 2. The wiring 6 includes a wiring conductive film pattern 4 and a capping film pattern 5 that are sequentially stacked. The capping layer pattern 5 is formed of a silicon nitride layer. An upper surface of the buffer contact plug 3 is exposed between the pair of wires 6. Spacers 7 are formed on both sidewalls of the wiring 6. The spacer 7 is formed of a silicon nitride film. The capping layer pattern 5 and the spacer 7 have an etching selectivity with respect to a silicon oxide layer used as a general interlayer insulating layer.

상기 스페이서(7)를 갖는 반도체기판(1) 전면에 상부 층간절연막(8)을 형성한다. 상기 상부 층간절연막(8)은 실리콘산화막으로 형성한다. 상기 상부 층간절연막(8) 상에 하드마스크막(9)을 형성한다. 상기 하드마스크막(9)은 상기 층간절연막에 대하여 식각선택비를 갖는 절연막으로 형성한다. 상기 하드마스크막(9)을 패터닝하여 상기 상부 층간절연막(8)의 소정영역을 노출시킨다. 상기 노출된 상부 층간절연막(8)을 패터닝하여 상기 한 쌍의 배선들(6) 사이의 상기 버퍼콘택플러그(3)의 상부면을 노출시키는 콘택홀(10)을 형성한다. 이때, 상기 하드마스크막(9)은 상기 콘택홀(10) 형성시, 상기 상부 층간절연막(8)의 높은 단차로 인하여 감광막 패턴(미도시함)의 두께가 증가하는 것을 감소시키기 위한 것이다.An upper interlayer insulating film 8 is formed on the entire surface of the semiconductor substrate 1 having the spacers 7. The upper interlayer insulating film 8 is formed of a silicon oxide film. A hard mask film 9 is formed on the upper interlayer insulating film 8. The hard mask film 9 is formed of an insulating film having an etching selectivity with respect to the interlayer insulating film. The hard mask film 9 is patterned to expose a predetermined region of the upper interlayer insulating film 8. The exposed upper interlayer insulating film 8 is patterned to form a contact hole 10 exposing an upper surface of the buffer contact plug 3 between the pair of wires 6. In this case, the hard mask layer 9 is to reduce the increase in the thickness of the photoresist pattern (not shown) due to the high step of the upper interlayer insulating layer 8 when the contact hole 10 is formed.

상기 콘택홀(10)은 상기 배선(6)의 캐핑막 패턴(5) 상부면의 소정영역 및 상기 스페이서(7)를 노출시킨다. 즉, 상기 콘택홀(10)은 상기 캐핑막 패턴(5) 및 상기 스페이서(7)에 의하여 자기정렬된다. 상기 콘택홀(10)을 채우는 도전막 패턴(11)을 형성한다.The contact hole 10 exposes a predetermined region of the upper surface of the capping layer pattern 5 of the wiring 6 and the spacer 7. That is, the contact hole 10 is self-aligned by the capping layer pattern 5 and the spacer 7. A conductive layer pattern 11 is formed to fill the contact hole 10.

하지만, 상기 캐핑막 패턴(5)인 실리콘질화막이 상기 상부 층간절연막(8)인 실리콘산화막에 대하여 식각선택비를 갖을지라도, 상기 캐핑막 패턴(5)은 리세스 될 수 있다. 이로 인하여, 상기 캐핑막 패턴(5)의 두께를 증가시켜, 상기 콘택홀(10)의 종횡비를 증가시킬 수 있다. 결과적으로, 상기 콘택홀(10)의 높은 종횡비에 기인하여 상기 콘택홀(10) 내에 상기 도전막 패턴(11) 형성시, 보이드가 발생할 수 있다.However, even if the silicon nitride layer of the capping layer pattern 5 has an etching selectivity with respect to the silicon oxide layer of the upper interlayer insulating layer 8, the capping layer pattern 5 may be recessed. As a result, the thickness of the capping layer pattern 5 may be increased to increase the aspect ratio of the contact hole 10. As a result, due to the high aspect ratio of the contact hole 10, voids may occur when the conductive layer pattern 11 is formed in the contact hole 10.

본 발명이 이루고자 하는 기술적 과제는 자기정렬 콘텍홀의 종횡비를 감소시킬 수 있는 반도체소자의 형성방법을 제공하는 데 있다.An object of the present invention is to provide a method of forming a semiconductor device that can reduce the aspect ratio of the self-aligned contact hole.

도 1 및 도 2는 종래의 디램기억소자의 자기정렬콘텍홀을 형성하는 방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of forming a self-aligning contact hole of a conventional DRAM memory device.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 자기정렬 콘텍홀을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of forming a semiconductor device having a self-aligning contact hole according to a preferred embodiment of the present invention.

상술한 기술적 과제를 해결하기 위한 자기정렬 콘택홀을 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판 상에 나란히 배열되되, 각각은 적층된 배선 도전막 패턴 및 금속 캐핑막 패턴으로 구성된 한 쌍의 배선 패턴들을 형성하는 단계를 포함한다. 상기 배선 패턴의 측벽에 스페이서를 형성하고, 상기 스페이서를 갖는 반도체기판 전면에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 배선 패턴들 사이에 위치한 상기 반도체기판의 소정영역, 상기 스페이서및 상기 금속 캐핑막 패턴의 일부분을 노출시키는 자기정렬 콘택홀을 형성한다. 상기 자기정렬 콘택홀에 노출된 상기 금속 캐핑막 패턴을 선택적 산화공정으로 산화시켜 절연성 금속산화막을 형성한다. 이때, 상기 금속 캐핑막 패턴은 상기 층간절연막에 대하여 식각선택비를 갖는 금속막으로 형성한다.To provide a method of forming a semiconductor device having a self-aligned contact hole for solving the above technical problem. The method includes forming a pair of wiring patterns arranged side by side on a semiconductor substrate, each consisting of a stacked wiring conductive film pattern and a metal capping film pattern. Spacers are formed on sidewalls of the wiring pattern, and an interlayer insulating film is formed on the entire surface of the semiconductor substrate having the spacers. The interlayer insulating layer is patterned to form a self-aligned contact hole exposing a portion of the semiconductor substrate, the spacer, and a portion of the metal capping layer pattern positioned between the wiring patterns. The metal capping layer pattern exposed to the self-aligned contact hole is oxidized by a selective oxidation process to form an insulating metal oxide layer. In this case, the metal capping layer pattern may be formed of a metal layer having an etching selectivity with respect to the interlayer insulating layer.

구체적으로, 상기 금속 캐핑막 패턴은 실리콘질화막에 비하여 상기 층간절연막에 대한 식각선택비가 높은 금속막으로 형성하는 것이 바람직하다. 상기 금속막은 알루미늄(Al)막 및 탄탈늄(Ta)막으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 상기 선택적 산화 공정은 상기 노출된 반도체기판에 비하여 상기 노출된 금속캐핑막 패턴을 더 빠르게 산화시키는 것이 바람직하다.Specifically, the metal capping layer pattern may be formed of a metal layer having a higher etch selectivity with respect to the interlayer insulating layer than the silicon nitride layer. The metal film is preferably formed of at least one selected from the group consisting of an aluminum (Al) film and a tantalum (Ta) film. The selective oxidation process preferably oxidizes the exposed metal capping layer pattern faster than the exposed semiconductor substrate.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 자기정렬 콘텍홀을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of forming a semiconductor device having a self-aligning contact hole according to a preferred embodiment of the present invention.

도 3 및 도 4를 참조하면, 반도체기판(101)에 소자분리막(102)을 형성하여활성영역을 한정한다. 상기 활성영역에 불순물 이온들을 주입하여 불순물확산층(103)을 형성한다. 상기 불순물확산층(103)을 갖는 반도체기판(101) 전면에 하부 층간절연막(104)을 형성한다. 상기 소자분리막(102)은 트랜치 소자분리막으로 형성할 수 있다. 상기 하부 층간절연막(104)은 실리콘산화막으로 형성할 수 있다. 상기 하부 층간절연막(104)을 관통하여 상기 불순물확산층(103)의 소정영역과 전기적으로 접속하는 버퍼콘택플러그(105)를 형성한다. 상기 버퍼콘택플러그(105)는 도전막, 예컨대, 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다.3 and 4, an isolation region 102 is formed on the semiconductor substrate 101 to define an active region. Impurity diffusion layers 103 are formed by implanting impurity ions into the active region. A lower interlayer insulating film 104 is formed on the entire surface of the semiconductor substrate 101 having the impurity diffusion layer 103. The device isolation layer 102 may be formed as a trench device isolation layer. The lower interlayer insulating film 104 may be formed of a silicon oxide film. A buffer contact plug 105 is formed to penetrate the lower interlayer insulating film 104 and electrically connect to a predetermined region of the impurity diffusion layer 103. The buffer contact plug 105 may be formed of a conductive film, for example, a doped polysilicon film.

상기 버퍼콘택플러그(105)를 갖는 반도체기판(101) 전면에 배선도전막(106) 및 금속 캐핑막(107)을 차례로 형성하고, 상기 금속 캐핑막(107) 및 상기 배선 도전막(106)을 연속적으로 패터닝하여 나란히 배열된 한 쌍의 배선 패턴들(108)을 형성한다. 상기 배선 패턴(108)은 차례로 적층된 배선도전막 패턴(106a) 및 캐핑막 패턴(107a)으로 구성된다. 이때, 상기 한 쌍의 배선 패턴들(108) 사이에 상기 버퍼콘택플러그(105)의 상부면이 노출된다. 상기 배선 패턴(108) 양 측벽들에 각각 스페이서(109)를 형성한다. 상기 스페이서(109)를 갖는 반도체기판(101) 전면에 상부 층간절연막(110)을 형성한다.A wiring conductive film 106 and a metal capping film 107 are sequentially formed on the entire surface of the semiconductor substrate 101 having the buffer contact plug 105, and the metal capping film 107 and the wiring conductive film 106 are continuously formed. Patterning to form a pair of wiring patterns 108 arranged side by side. The wiring pattern 108 includes a wiring conductive film pattern 106a and a capping film pattern 107a that are sequentially stacked. In this case, an upper surface of the buffer contact plug 105 is exposed between the pair of wiring patterns 108. Spacers 109 are formed on both sidewalls of the wiring pattern 108. An upper interlayer insulating film 110 is formed on the entire surface of the semiconductor substrate 101 having the spacer 109.

상기 배선도전막 패턴(106a)은 도전막, 예컨대, 도핑된 폴리실리콘막, 폴리사이드막 또는 텅스텐막으로 형성할 수 있다. 상기 폴리사이드막은 차례로 적층된 도핑된 폴리실리콘막 및 금속실리사이드막으로 구성된다. 상기 캐핑막 패턴(107a)은 상기 상부 층간절연막(110)에 대하여 식각선택비를 갖는 금속막으로 형성한다.상기 상부 층간절연막(110)은 일반적인 층간절연막으로 사용되는 실리콘산화막으로 형성할 수 있다. 이때, 상기 캐핑막 패턴(107a)은 종래의 실리콘질화막에 비하여 상기 상부 층간절연막(110)에 대한 식각선택비가 높은 금속막으로 형성하는 것이 바람직하다. 예를 들면, 알루미늄(Al)막 및 탄탈늄(Ta)막으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것이 바람직하다. 이로 인하여, 상기 금속 캐핑막 패턴(107a)은 종래의 실리콘질화막으로 형성된 캐핑막의 두께에 비하여 낮은 두께를 갖도록 형성할 수 있다. 결과적으로, 상기 상부 층간절연막(110)의 상부면으로 부터 상기 매립콘택플러그(105)의 상부면까지의 깊이는 종래에 비하여 작아진다. 상기 스페이서(109)는 상기 상부 층간절연막(110)에 대하여 식각선택비를 갖는 절연막, 예컨대, 실리콘질화막으로 형성할 수 있다.The wiring conductive layer pattern 106a may be formed of a conductive layer, for example, a doped polysilicon layer, a polyside layer, or a tungsten layer. The polyside film is composed of a doped polysilicon film and a metal silicide film sequentially stacked. The capping layer pattern 107a may be formed of a metal layer having an etch selectivity with respect to the upper interlayer insulating layer 110. The upper interlayer insulating layer 110 may be formed of a silicon oxide layer used as a general interlayer insulating layer. In this case, the capping layer pattern 107a may be formed of a metal layer having a higher etching selectivity with respect to the upper interlayer insulating layer 110 than the conventional silicon nitride layer. For example, it is preferable to form at least one selected from the group consisting of an aluminum (Al) film and a tantalum (Ta) film. For this reason, the metal capping layer pattern 107a may be formed to have a lower thickness than the thickness of the capping layer formed of a conventional silicon nitride layer. As a result, the depth from the top surface of the upper interlayer insulating film 110 to the top surface of the buried contact plug 105 is smaller than in the related art. The spacer 109 may be formed of an insulating film having an etch selectivity with respect to the upper interlayer insulating film 110, for example, a silicon nitride film.

도 5 및 도 6을 참조하면, 상기 상부 층간절연막(110)을 패터닝하여 상기 매립콘택플러그(105)의 상부면을 노출시키는 자기정렬 콘택홀(111)을 형성한다. 상기 자기정렬 콘택홀(111)은 상기 금속 캐핑막 패턴(107a) 상부면의 일부분 및 상기 스페이서(109)도 노출시킨다. 이때, 상기 금속 캐핑막 패턴(107a)에 기인하여, 상기 자기정렬 콘택홀(111)는 종래의 콘택홀에 비하여 낮은 종횡비(aspect ratio)를 갖는다. 이로 인하여, 종래의 높은 종횡비로 인하여 발생하던 콘택홀 내의 보이드등을 억제할 수 있다. 또한, 상기 자기정렬 콘택홀(111)의 낮은 종횡비로 인하여, 종래의 콘택홀의 형성을 위한 하드마스크막을 형성하는 단계를 생략할 수 있다.5 and 6, the upper interlayer insulating layer 110 is patterned to form a self-aligning contact hole 111 exposing an upper surface of the buried contact plug 105. The self-aligned contact hole 111 also exposes a portion of the upper surface of the metal capping layer pattern 107a and the spacer 109. At this time, due to the metal capping layer pattern 107a, the self-aligned contact hole 111 has a lower aspect ratio than the conventional contact hole. For this reason, the void etc. in the contact hole which generate | occur | produced by the conventional high aspect ratio can be suppressed. In addition, due to the low aspect ratio of the self-aligned contact hole 111, the step of forming a hard mask film for forming a conventional contact hole can be omitted.

상기 콘택홀(111) 내에 노출된 상기 금속 캐핑막 패턴(107a)을 선택적 산화공정으로 산화 시켜 절연성 금속산화막(120)을 형성한다. 즉, 상기 금속 캐핑막 패턴(107a)이 알루미늄(Al)막으로 형성될때, 상기 절연성 금속산화막(120)은 알루미늄산화막(AlO)으로 형성되고, 상기 금속 캐핑막 패턴(107a)이 탄탈늄(Ta)막으로 형성될때, 상기 금속산화막(120)은 탄탈늄산화막(TaO)으로 형성된다. 결과적으로, 상기 콘택홀(111)의 내부측벽은 절연막들인 상기 상부 층간절연막(110), 상기 절연성 금속산화막(120) 및 상기 스페이서(109)로 구성된다.The insulating metal oxide layer 120 is formed by oxidizing the metal capping layer pattern 107a exposed in the contact hole 111 by a selective oxidation process. That is, when the metal capping layer pattern 107a is formed of an aluminum (Al) layer, the insulating metal oxide layer 120 is formed of an aluminum oxide layer (AlO), and the metal capping layer pattern 107a is formed of tantalum (Ta). When formed into a film, the metal oxide film 120 is formed of a tantalum oxide film (TaO). As a result, the inner side wall of the contact hole 111 is formed of the upper interlayer insulating film 110, the insulating metal oxide film 120, and the spacer 109 which are insulating films.

상기 선택적 산화공정은 도핑된 폴리실리콘막으로 형성된 상기 매립 콘택플러그(105)에 비하여 상기 노출된 금속 캐핑막 패턴을 더 빠르게 산화시킨다. 이로 인하여, 상기 절연성 금속산화막(120)이 형성되는 동안, 상기 노출된 매립콘택플러그(105)의 상부면은 산화되지 않게 할 수 있다. 이와는 다르게, 상기 선택적 산화공정으로 상기 매립콘택플러그(105)의 상부면이 일부 산화되어 표면산화층(121)이 형성될지라도, 상기 절연성 금속산화막(120)에 비하여 현저히 얇은 막으로 형성될 수 있다.The selective oxidation process oxidizes the exposed metal capping layer pattern faster than the buried contact plug 105 formed of the doped polysilicon layer. Thus, the upper surface of the exposed buried contact plug 105 may not be oxidized while the insulating metal oxide layer 120 is formed. Alternatively, although the top surface of the buried contact plug 105 is partially oxidized by the selective oxidation process to form the surface oxide layer 121, the buried contact plug 105 may be formed as a thinner film than the insulating metal oxide film 120.

상기 표면산화층(121)이 형성될 경우, 상기 표면산화층(121)은 세정공정으로 제거하는 것이 바람직하다. 이때, 상기 절연성 금속산화막(120)은 상기 표면산화층(121)에 비하여 큰 두께를 가짐으로써, 상기 배선 도전막 패턴(106a)은 노출되지 않는다.When the surface oxide layer 121 is formed, the surface oxide layer 121 is preferably removed by a cleaning process. In this case, the insulating metal oxide film 120 has a larger thickness than the surface oxide layer 121, so that the wiring conductive film pattern 106a is not exposed.

상기 콘택홀(111) 내부를 채우는 도전막 패턴(112)을 형성한다. 상기 도전막 패턴(112)은 상기 콘택홀(111) 내부에 형성된 콘택플러그 형태일 수 있다. 이때, 상기 도전막 패턴(112)은 상기 절연성 금속산화막(120)에 의하여 상기 배선 도전막 패턴(106a)과 전기적으로 절연된다.The conductive film pattern 112 filling the inside of the contact hole 111 is formed. The conductive layer pattern 112 may be in the form of a contact plug formed in the contact hole 111. In this case, the conductive film pattern 112 is electrically insulated from the wiring conductive film pattern 106a by the insulating metal oxide film 120.

본 발명에 따르면, 배선의 캐핑막으로 실리콘질화막에 비하여 층간절연막에 대한 식각선택비 높은 금속막을 사용함으로써, 자기정렬콘텍홀의 종회비를 감소시킬 수 있다. 상기 자기정렬콘텍홀에 노출된 상기 금속막은 산화공정을 진행함으로써, 절연막으로 형성시킨다. 이로 인하여, 종래의 콘택저항의 증가, 콘텍의 미형성 또는 콘텍홀내의 보이드를 최소화할 수 있다.According to the present invention, it is possible to reduce the aspect ratio of the self-aligning contact hole by using a metal film having a high etching selectivity relative to the interlayer insulating film as the capping film for the wiring. The metal film exposed to the self-aligning contact hole is formed into an insulating film by performing an oxidation process. As a result, it is possible to minimize an increase in conventional contact resistance, unformed contact or voids in the contact hole.

Claims (9)

반도체기판 상에 나란히 배열되되, 각각은 적층된 배선 도전막 패턴 및 금속 캐핑막 패턴으로 구성된 한쌍의 배선 패턴들을 형성하는 단계;Forming a pair of wiring patterns arranged side by side on the semiconductor substrate, each pair consisting of a stacked wiring conductive film pattern and a metal capping film pattern; 상기 배선 패턴의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the wiring pattern; 상기 스페이서를 갖는 반도체기판 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film over the entire surface of the semiconductor substrate having the spacers; 상기 층간절연막을 패터닝하여 상기 배선 패턴들 사이에 위치한 상기 반도체기판의 소정영역, 상기 스페이서 및 상기 금속 캐핑막 패턴의 일부분를 노출시키는 자기정렬 콘택홀을 형성하는 단계; 및Patterning the interlayer insulating layer to form a self-aligning contact hole exposing a portion of the semiconductor substrate, the spacer, and a portion of the metal capping layer pattern positioned between the wiring patterns; And 상기 자기정렬 콘택홀에 노출된 상기 금속 캐핑막 패턴을 선택적 산화공정으로 산화시켜 절연성 금속산화막을 형성하는 단계를 포함하되, 상기 금속 캐핑막 패턴은 상기 층간절연막에 대한 식각선택비를 갖는 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.Oxidizing the metal capping layer pattern exposed to the self-aligned contact hole by a selective oxidation process to form an insulating metal oxide layer, wherein the metal capping layer pattern is a metal layer having an etching selectivity with respect to the interlayer insulating layer. Forming a semiconductor element. 제 1 항에 있어서,The method of claim 1, 상기 배선 패턴들을 형성하기 전에,Before forming the wiring patterns, 상기 반도체기판 상에 하부 층간절연막을 형성하는 단계; 및Forming a lower interlayer insulating film on the semiconductor substrate; And 상기 하부 층간절연막을 관통하여 상기 반도체기판의 소정영역과 전기적으로 접속하는 하부 도전막 패턴를 형성하는 단계를 더 포함하되, 상기 자기정렬 콘텍홀은 상기 하부 도전막 패턴 상부면의 소정영역을 노출시키는 것을 특징으로 하는 반도체 소자의 형성방법.And forming a lower conductive layer pattern through the lower interlayer insulating layer to be electrically connected to a predetermined region of the semiconductor substrate, wherein the self-aligning contact hole exposes a predetermined region of an upper surface of the lower conductive layer pattern. A method of forming a semiconductor device. 제 2 항에 있어서,The method of claim 2, 상기 하부 도전막 패턴은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.And forming the lower conductive layer pattern into a doped polysilicon layer. 제 1 항에 있어서,The method of claim 1, 상기 금속 캐핑막 패턴은 실리콘질화막에 비하여 상기 층간절연막에 대한 식각선택비가 높은 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.The metal capping layer pattern may be formed of a metal layer having a higher etching selectivity with respect to the interlayer insulating layer compared to a silicon nitride layer. 제 1 항에 있어서,The method of claim 1, 상기 금속 캐핑막 패턴은 알루미늄(Al)막 및 탄탈늄(Ta)막으로 이루어진 일군에서 선택된 적어도 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.The metal capping layer pattern may be formed of at least one selected from the group consisting of an aluminum (Al) film and a tantalum (Ta) film. 제 5 항에 있어서,The method of claim 5, wherein 상기 금속 캐핑막 패턴이 알루미늄막으로 형성될때, 상기 절연성 금속산화막은 알루미늄산화막(AlO layer)으로 형성되고, 상기 금속캐핑막 패턴이 탄탈늄막으로 형성될때, 상기 절연성 금속산화막은 탄탈늄산화막(TaO layer)으로 형성되는 것을 특징으로 하는 반도체 소자의 형성방법.When the metal capping layer pattern is formed of an aluminum layer, the insulating metal oxide layer is formed of an aluminum oxide layer (AlO layer), and when the metal capping layer pattern is formed of a tantalum layer, the insulating metal oxide layer is a tantalum oxide layer (TaO layer). The semiconductor device forming method characterized in that it is formed. 제 1 항에 있어서,The method of claim 1, 상기 선택적 산화 공정은 상기 노출된 반도체기판에 비하여 상기 노출된 금속 캐핑막 패턴을 더 빠르게 산화시키는 것을 특징으로 하는 반도체 소자의 형성방법.And wherein the selective oxidation process oxidizes the exposed metal capping layer pattern faster than the exposed semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 콘텍홀을 형성한 후에,After forming the contact hole, 상기 콘텍홀 내부를 채우는 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.And forming a conductive film pattern filling the inside of the contact hole. 제 9 항에 있어서,The method of claim 9, 상기 콘택홀을 형성하기 전에,Before forming the contact hole, 상기 절연성 금속산호막을 갖는 반도체기판에 세정공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.And performing a cleaning process on the semiconductor substrate having the insulating metal coral film.
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