KR20040039985A - Thin transistor film substrate and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A thin film transistor substrate and a manufacturing method thereof are provided to enhance an electric contact characteristic between the drain electrode and the pixel electrode of the thin film transistor. CONSTITUTION: A plurality of unit cells are arranged regularly on the thin film transistor substrate(200). The unit cell is encircled by a gate line and a data line. The thin film transistor substrate comprises a transparent substrate(210), a thin film transistor(220) formed on the substrate(210), an organic insulation film(230) formed on the substrate(210) for protecting the thin film transistor(220) and a pixel electrode(240) provided on the organic insulation film(230). By ultraviolet(UV) rays, a partial region of the drain electrode(226) of the thin film transistor(220), as the lower potion of the organic insulation film(230), is exposed and developed and then a contact hole(235) with a second step portion(H2) is formed.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN TRANSISTOR FILM SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}Thin Film Transistor Substrate and Method for Manufacturing the Same {THIN TRANSISTOR FILM SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 박막 트랜지스터의 드레인 전극과 화소 전극과의 전기적 접촉성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate and a method of manufacturing the same, and more particularly, to a thin film transistor substrate and a method of manufacturing the same that can improve the electrical contact between the drain electrode and the pixel electrode of the thin film transistor.

도 1은 일반적인 박막 트랜지스터 기판을 설명하기 위한 도면이다.1 is a view for explaining a general thin film transistor substrate.

도 1을 참조하면, 상기 박막 트랜지스터 기판(10)은 기판(20), 상기 기판(20) 상에 구비되는 복수개의 박막 트랜지스터(30), 상기 박막 트랜지스터(30) 상에 구비되는 유기 절연막(40)을 포함한다.Referring to FIG. 1, the thin film transistor substrate 10 may include a substrate 20, a plurality of thin film transistors 30 provided on the substrate 20, and an organic insulating layer 40 provided on the thin film transistor 30. ).

상기 박막 트랜지스터(30)는 게이트 라인(미도시)으로부터 분기된 게이트 전극(31), 상기 게이트 전극(31) 상에 적층되는 게이트 적연막(32), 상기 게이트 절연막(32) 상에 순차적으로 적층되는 액티브 패턴(33) 및 오믹 콘택 패턴(34), 상기 게이트 라인과 수직한 데이터 라인(미도시)으로부터 분기된 소오스 전극(35) 및 드레인 전극(36)을 포함하여 이루어진다.The thin film transistor 30 is sequentially stacked on a gate electrode 31 branched from a gate line (not shown), a gate red film 32 stacked on the gate electrode 31, and the gate insulating film 32. And a source electrode 35 and a drain electrode 36 branched from a data line (not shown) perpendicular to the gate line.

상기 유기 절연막(40)은 상기 박막 트랜지스터(30)를 보호하기 위한 절연층으로, 상기 박막 트랜지스터(30)의 상기 드레인 전극(36)의 일부 영역을 노출시키는 콘택홀(50)이 형성되어 있다.The organic insulating layer 40 is an insulating layer for protecting the thin film transistor 30 and has a contact hole 50 exposing a portion of the drain electrode 36 of the thin film transistor 30.

상기 유기 절연막(40) 상에는 상기 박막 트랜지스터 기판(10) 상에 구비된 액정(미도시)을 구동하기 위한 구동 전압을 인가하는 화소 전극(60)이 구비된다. 따라서 상기 화소 전극(60)은 상기 유기 절연막(40)의 콘택홀(50)을 통하여 상기 박막 트랜지스터(30)의 드레인 전극(36)과 전기적으로 연결된다.On the organic insulating layer 40, a pixel electrode 60 for applying a driving voltage for driving a liquid crystal (not shown) provided on the thin film transistor substrate 10 is provided. Therefore, the pixel electrode 60 is electrically connected to the drain electrode 36 of the thin film transistor 30 through the contact hole 50 of the organic insulating layer 40.

이하에서 상기 콘택홀(50)을 형성하는 과정을 간략하게 살펴보기로 한다.Hereinafter, a process of forming the contact hole 50 will be briefly described.

먼저 상기 유기 절연막(40)은 노광된 부위가 현상 공정에서 제거되는 감광성 수지로서 별도의 포토레지스트(Photoresist)를 필요로 하지 않고, 상기 유기 절연막(40)에 직접 포토리소그라피(Photolithography) 공정을 수행할 수 있다.First, the organic insulating layer 40 is a photosensitive resin in which exposed portions are removed in a developing process, and does not require a separate photoresist, and directly performs a photolithography process on the organic insulating layer 40. Can be.

즉, 상기 유기 절연막(40) 상에 소정의 패턴이 형성된 마스크(미도시)를 정렬하고, 상기 마스크를 이용하여 상기 유기 절연막(40)을 노광한다. 이후 상기 노광된 유기 절연막(40)을 현상액을 이용하여 현상함으로써, 상기 노광된 부위가 현상액에 의해 제거되고, 제1 단차(H1)를 가지고 상기 박막 트랜지스터(30)의 드레인 전극(36)의 일부 영역을 노출시키는 상기 콘택홀(50)이 형성된다.That is, a mask (not shown) in which a predetermined pattern is formed on the organic insulating layer 40 is aligned, and the organic insulating layer 40 is exposed using the mask. Thereafter, the exposed organic insulating layer 40 is developed using a developer, so that the exposed portion is removed by the developer, and has a first step H1 and a part of the drain electrode 36 of the thin film transistor 30. The contact hole 50 exposing an area is formed.

그러나 상기 유기 절연막(40)은 상기 박막 트랜지스터 기판(100)의 전체 두께에 비하여 상당히 두꺼운 두께를 가지고 상기 기판(20) 상에 구비된다. 따라서, 도 1에 도시된 바와 같이 상기 노광된 유기 절연막(40)을 현상하는 공정에서 현상액이 상기 노광된 유기 절연막을 모두 제거시키지 못하게 되어 상기 드레인 전극(36) 상에 노광된 유기 절연막의 일부가 잔류하게 된다.However, the organic insulating layer 40 is provided on the substrate 20 with a thickness considerably thicker than the overall thickness of the thin film transistor substrate 100. Accordingly, as shown in FIG. 1, in the process of developing the exposed organic insulating layer 40, the developer does not remove all of the exposed organic insulating layers, so that a part of the organic insulating layer exposed on the drain electrode 36 is removed. Will remain.

상기 잔류 유기 절연막은 상기 유기 절연막(40) 상에 구비되는 상기 화소 전극(60)과 상기 드레인 전극(36)과의 단선(open)을 유발하며, 이로 인하여 픽셀이 아예 하얀색으로 표시되는 하이 픽셀(High Pixel) 불량이 발생하는 문제점이 있다.The residual organic insulating layer causes a disconnection between the pixel electrode 60 and the drain electrode 36 provided on the organic insulating layer 40, and as a result, the pixel is entirely white (high pixel) High Pixel) defects occur.

아울러, 상기 현상 공정 중 파티클(particle) 또는 버블(bubble)에 의하여 상기 현상액이 상기 유기 절연막(40)을 완전히 제거시키지 못하게 되어 상기 드레인 전극(36) 상에 상기 유기 절연막(40)이 잔류하게 되어 상기 화소 전극(60)과 상기 드레인 전극(36)과의 단선(open)을 유발하는 문제점이 발생한다.In addition, the developer does not completely remove the organic insulating layer 40 due to particles or bubbles during the developing process, and thus the organic insulating layer 40 remains on the drain electrode 36. A problem occurs that causes disconnection between the pixel electrode 60 and the drain electrode 36.

이에 본 발명의 기술과 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 박막 트랜지스터의 드레인 전극과 화소 전극과의 전기적 접촉성을 향상시킬 수 있는 박막 트랜지스터 기판을 제공하는 것이다.Accordingly, the present invention has been made in an effort to solve such a conventional problem, and an object of the present invention is to provide a thin film transistor substrate capable of improving electrical contact between the drain electrode and the pixel electrode of the thin film transistor.

또한, 본 발명의 다른 목적은 상기한 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.In addition, another object of the present invention is to provide a method for manufacturing the thin film transistor substrate.

도 1은 일반적인 박막 트랜지스터 기판을 설명하기 위한 도면이다.1 is a view for explaining a general thin film transistor substrate.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.2 is a plan view of a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 3은 도 2에 도시된 절단선 Ⅰ-Ⅰ에 따른 박막 트랜지스터 기판의 단면도이다.3 is a cross-sectional view of the thin film transistor substrate according to the cutting line I-I illustrated in FIG. 2.

도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 설명하기 위한 공정도이다.4A to 4D are flowcharts illustrating a manufacturing process of a thin film transistor substrate according to an exemplary embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다.5 is a plan view of a thin film transistor substrate according to another exemplary embodiment of the present invention.

도 6은 도 5에 도시된 게이트 라인 및 데이터 라인을 설명하기 위한 부분 사시도이다.6 is a partial perspective view illustrating the gate line and the data line shown in FIG. 5.

도 7은 도 5에 도시된 절단선 Ⅱ-Ⅱ에 따른 박막 트랜지스터 기판의 단면도이다.FIG. 7 is a cross-sectional view of the thin film transistor substrate taken along the cutting line II-II of FIG. 5.

< 주요부분에 대한 부호의 설명><Description of the code for the main part>

200, 300 : 박막 트랜지스터 기판 221, 321 : 게이트 전극200, 300: thin film transistor substrate 221, 321: gate electrode

222, 322 : 게이트 절연막223, 323 : 액티브 패턴222 and 322 gate insulating films 223 and 323 active patterns

224, 324 : 오믹 콘택 패턴225, 325 : 소오스 전극224, 324: ohmic contact pattern 225, 325: source electrode

226, 326 : 드레인 전극230, 330 : 유기 절연막226 and 326 drain electrodes 230 and 330 organic insulating film

235, 335 : 콘택홀250, 350 : 게이트 라인235, 335: contact hole 250, 350: gate line

260, 360 : 데이터 라인260, 360: data line

상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 박막 트랜지스터 기판은, 기판; 상기 기판 상에 게이트 전극, 상기 게이트 전극 상에 적층된 게이트 절연막, 상기 게이트 절연막 상에 구비된 채널층, 상기 채널층 상에 구비된 소오스 전극 및 드레인 전극으로 이루어지는 박막 트랜지스터; 상기 박막 트랜지스터를 포함하는 상기 기판 상에 구비되고, 상기 드레인 전극의 일부 영역을 노출시키는 콘택홀이 형성된 유기 절연막; 및 상기 유기 절연막 상에 구비되고, 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하여 이루어지고, 상기 콘택홀은 단차를 줄이기 위해 상기 게이트 절연막, 채널층 및 드레인 전극이 순차적으로 적층된 영역에 대응하여 형성되는 것을 특징으로 한다.According to one aspect of the present invention, a thin film transistor substrate includes: a substrate; A thin film transistor comprising a gate electrode on the substrate, a gate insulating film stacked on the gate electrode, a channel layer provided on the gate insulating film, a source electrode and a drain electrode provided on the channel layer; An organic insulating layer formed on the substrate including the thin film transistor and having a contact hole exposing a portion of the drain electrode; And a pixel electrode provided on the organic insulating layer and electrically connected to the drain electrode through the contact hole, wherein the contact hole includes the gate insulating layer, the channel layer, and the drain electrode sequentially It is formed corresponding to the stacked region.

또한, 상기한 본 발명의 다른 목적을 실현하기 위한 하나의 특징에 따른 박막 트랜지스터 기판의 제조 방법은, 기판 상에 형성된 제1 금속층을 패터닝하여 게이트 전극을 갖는 게이트 라인을 형성하는 단계; 상기 게이트 라인을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 전극이 형성된 영역을 포함하는 상기 게이트 절연막 상에 채널층을 형성하는 단계; 상기 채널층을 포함하는 상기 기판 상에 제2 금속층을 형성하고, 상기 제2 금속층을 패터닝하여 소오스 전극과 드레인 전극을 갖는 데이터 라인을 형성하는 단계; 상기 데이터 라인을 포함하는 상기 기판 상에 유기 절연막을 형성하는 단계; 상기 게이트 절연막, 상기 채널층 및 상기 드레인 전극이 순차적으로 적층된 영역에 대응하여 상기 유기 절연막에 상기 드레인 전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 유기 절연막 상에 상기 콘택홀을 통하여 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하여 이루어진다.In addition, a method of manufacturing a thin film transistor substrate according to another aspect for realizing the above object of the present invention comprises: forming a gate line having a gate electrode by patterning a first metal layer formed on the substrate; Forming a gate insulating film on the substrate including the gate line; Forming a channel layer on the gate insulating layer including a region where the gate electrode is formed; Forming a second metal layer on the substrate including the channel layer, and patterning the second metal layer to form a data line having a source electrode and a drain electrode; Forming an organic insulating layer on the substrate including the data line; Forming a contact hole exposing a portion of the drain electrode in the organic insulating layer corresponding to a region in which the gate insulating layer, the channel layer, and the drain electrode are sequentially stacked; And forming a pixel electrode on the organic insulating layer, the pixel electrode electrically connected to the drain electrode through the contact hole.

이러한 박막 트랜지스터 기판 및 이의 제조 방법에 의하면, 상기 콘택홀이 형성될 상기 유기 절연막 영역의 하측에 상기 게이트 절연막, 채널층 및 드레인 전극이 구비되도록 하여 상기 콘택홀을 형성하는 공정에서 상기 콘택홀의 단차를 낮추어 상기 드레인 전극 상에 상기 유기 절연막이 잔류하는 것을 제거하므로써, 상기 드레인 전극과 상기 화소 전극간의 전기적 접촉성을 향상시킬 수 있다.According to such a thin film transistor substrate and a method of manufacturing the same, the step of forming the contact hole by forming the contact hole by providing the gate insulating film, the channel layer, and the drain electrode under the organic insulating film region where the contact hole is to be formed is performed. The electrical contact between the drain electrode and the pixel electrode can be improved by lowering and removing the residue of the organic insulating film on the drain electrode.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 박막 트랜지스터기판 및 이의 제조 방법을 상세하게 설명하기로 한다.Hereinafter, a thin film transistor substrate and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이고, 도 3은 도 2에 도시된 절단선 Ⅰ-Ⅰ에 따른 박막 트랜지스터 기판의 단면도이다.2 is a plan view of a thin film transistor substrate according to an exemplary embodiment, and FIG. 3 is a cross-sectional view of the thin film transistor substrate taken along the cutting line I-I of FIG. 2.

도 2와 도 3을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(200)에는 복수개의 단위 셀(Unit Cell)이 규칙적으로 배열되어 있으며, 상기 단위 셀(Unit Cell)은 게이트 라인(250)과 데이터 라인(260)에 의해 둘러싸여 있다.2 and 3, a plurality of unit cells are regularly arranged on the thin film transistor substrate 200 according to an exemplary embodiment of the present invention, and the unit cells may include gate lines ( 250 is surrounded by data line 260.

상기 박막 트랜지스터 기판(200)은 투명한 기판(210)과, 상기 기판(210)상에 구비된 박막 트랜지스터(220), 상기 박막 트랜지스터(220)를 보호하기 위하여 상기 기판(210) 상에 구비된 유기 절연막(230) 및 상기 유기 절연막(230) 상에 제공된 화소 전극(240)을 포함하여 이루어진다.The thin film transistor substrate 200 includes a transparent substrate 210, a thin film transistor 220 provided on the substrate 210, and an organic layer provided on the substrate 210 to protect the thin film transistor 220. And an insulating layer 230 and a pixel electrode 240 provided on the organic insulating layer 230.

상기 박막 트랜지스터(220)는 기판(210) 상에 제1 방향으로 연장된 게이트 라인(250)으로부터 분기된 게이트 전극(221), 상기 게이트 전극(221)을 보호하기 위하여 상기 게이트 라인(221)을 포함하는 상기 기판(210) 전면에 적층된 게이트 절연막(222), 상기 게이트 절연막(222) 상에 순차적으로 적층된 액티브 패턴(223)과 오믹 콘택 패턴(224)으로 이루어지는 채널층 및 상기 기판(210) 상에 상기 제1 방향과 직교하는 제2 방향으로 연장된 데이터 라인(270)으로부터 분기된 소오스 전극(225) 및 드레인 전극(226)으로 이루어진다.The thin film transistor 220 may cover the gate electrode 221 branched from the gate line 250 extending in the first direction on the substrate 210 and the gate line 221 to protect the gate electrode 221. A gate insulating layer 222 stacked on an entire surface of the substrate 210, a channel layer including an active pattern 223 and an ohmic contact pattern 224 sequentially stacked on the gate insulating layer 222, and the substrate 210. The source electrode 225 and the drain electrode 226 branched from the data line 270 extending in the second direction perpendicular to the first direction.

상기 박막 트랜지스터(220)를 포함하는 상기 기판(210) 상에 상기 박막 트랜지스터(220)를 보호하기 위한 상기 유기 절연막(230)이 소정의 두께를 가지고 구비된다.The organic insulating layer 230 for protecting the thin film transistor 220 is provided on the substrate 210 including the thin film transistor 220 having a predetermined thickness.

상기 유기 절연막(230)은 노광된 부위가 현상 공정에서 제거되는 포지티브(positive) 포토레지스트(photoresist)의 일종으로, 상기 유기 절연막(230)에 자외선(UV) 광을 입사하여 노광하고, 이를 현상함으로써 상기 유기 절연막(230)에 제2 단차(H2)를 가지고, 상기 유기 절연막(230) 하측에 구비된 상기 박막 트랜지스터(220)의 드레인 전극(226)의 일부 영역을 노출시키는 상기 콘택홀(235)을 형성한다.The organic insulating layer 230 is a kind of positive photoresist in which the exposed portion is removed in the developing process. The organic insulating layer 230 is exposed to ultraviolet (UV) light through the organic insulating layer 230, and is developed. The contact hole 235 having a second step H2 in the organic insulating layer 230 and exposing a portion of the drain electrode 226 of the thin film transistor 220 provided under the organic insulating layer 230. To form.

이때, 상기 게이트 절연막(222) 상에 적층되는 채널층은 상기 액티브 패턴(223) 및 상기 오믹 콘택 패턴(224)으로 이루어지고, 상기 채널층은 상기 콘택홀(235)의 하측까지 연장되어 구비되며, 또한 상기 드레인 전극(226) 역시 상기 오믹 콘택 패턴(224) 상에 구비되며, 특히 상기 콘택홀(235)의 하측까지 연장되어 구비된다. 다시 말해, 상기 콘택홀(235)과 상기 기판(210)과의 사이에는 상기 게이트 절연막(222), 상기 액티브 패턴(223), 상기 오믹 콘택 패턴(223) 및 상기 드레인 전극(226)이 순차적으로 구비되어 있다.In this case, the channel layer stacked on the gate insulating layer 222 is formed of the active pattern 223 and the ohmic contact pattern 224, and the channel layer extends to the lower side of the contact hole 235. In addition, the drain electrode 226 is also provided on the ohmic contact pattern 224, and in particular, extends to a lower side of the contact hole 235. In other words, the gate insulating layer 222, the active pattern 223, the ohmic contact pattern 223, and the drain electrode 226 may be sequentially disposed between the contact hole 235 and the substrate 210. It is provided.

상기 콘택홀(235)이 제공된 상기 유기 절연막(230) 상에는 상기 유기 절연막(230)의 상측에 구비된 액정(미도시)을 구동하기 위한 구동 전압을 인가하는 인듐 틴 옥사이드(Indium Tin Oxide ; 이하 ITO) 또는 인듐 틴 징크(Indium Tin Zinc ; 이하 IZO)로 이루어진 화소 전극(240)이 상기 박막 트랜지스터(220)의 드레인 전극(226)과 전기적으로 연결되어 구비된다.Indium Tin Oxide (ITO) for applying a driving voltage for driving a liquid crystal (not shown) provided on the organic insulating layer 230 on the organic insulating layer 230 provided with the contact hole 235. ) Or an indium tin zinc (hereinafter referred to as IZO) pixel electrode 240 is electrically connected to the drain electrode 226 of the thin film transistor 220.

이와 같이, 상기 콘택홀(235)의 하측에 상기 게이트 절연막(222), 상기 액티브 패턴(223), 상기 오믹 콘택 패턴(223) 및 상기 드레인 전극(226)을 구비함으로써, 상기 콘택홀(235)의 제2 단차(H2)가 종래 콘택홀의 단차보다 작아지게 할 수 있다.As such, the contact hole 235 is provided under the contact hole 235 by providing the gate insulating layer 222, the active pattern 223, the ohmic contact pattern 223, and the drain electrode 226. The second step H2 can be smaller than the step of the conventional contact hole.

도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 공정도이다.4A to 4D are flowcharts illustrating a method of manufacturing a thin film transistor substrate according to an exemplary embodiment of the present invention.

먼저, 도 4a를 참조하면, 투명한 기판(210) 상에 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 구리(Cu) 또는 텅스텐(W) 등과 같은 제1 금속층을 증착한다. 이후, 상기 제1 금속층을 패터닝하여 게이트 전극(221)이 분기된 게이트 라인(미도시)을 형성한다.First, referring to FIG. 4A, aluminum (Al), molybdenum (Mo), chromium (Cr), tantalum (Ta), titanium (Ti), copper (Cu), tungsten (W), etc. may be disposed on a transparent substrate 210. The same first metal layer is deposited. Subsequently, the first metal layer is patterned to form a gate line (not shown) in which the gate electrode 221 is branched.

상기 결과물 상에 상기 게이트 라인을 보호하기 위하여 질화 실리콘(SiNx)을 플라즈마 화학 기상 증착 방법으로 적층하여 게이트 절연막(222)을 형성한다.In order to protect the gate line on the resultant, silicon nitride (SiNx) is deposited by a plasma chemical vapor deposition method to form a gate insulating film 222.

도 4b를 참조하면, 상기 게이트 절연막(222) 상에 아몰퍼스 실리콘막 및 인 시튜(in-situ)로 도핑된 n+아몰퍼스 실리콘막을 플라즈마 화학 기상 증착 방법으로 차례로 적층한다. 다음, 적층된 아몰퍼스 실리콘막 및 n+아몰퍼스 실리콘막을 패터닝함으로써 상기 게이트 절연막(222) 상에 순차적으로 액티브 패턴(223) 및 오믹 콘택 패턴(224)을 형성한다.Referring to FIG. 4B, an amorphous silicon film and an n + amorphous silicon film doped in-situ are sequentially stacked on the gate insulating film 222 by a plasma chemical vapor deposition method. Next, an active pattern 223 and an ohmic contact pattern 224 are sequentially formed on the gate insulating layer 222 by patterning the stacked amorphous silicon film and the n + amorphous silicon film.

이때, 상기 게이트 전극(221)의 일 측 즉, 콘택홀이 형성될 위치에 상기 액티브 패턴(223) 및 상기 오믹 콘택 패턴(224)이 구비되도록 상기 아몰퍼스 실리콘막 및 상기 n+아몰퍼스 실리콘막을 패터닝한다. 이로써, 도 4b에 도시된 바와 같이상기 게이트 전극(221)의 우측으로 길게 연장된 상기 액티브 패턴(223) 및 상기 오믹 콘택 패턴(224)이 형성된다.In this case, the amorphous silicon film and the n + amorphous silicon film are patterned such that the active pattern 223 and the ohmic contact pattern 224 are provided at one side of the gate electrode 221, that is, at the position where the contact hole is to be formed. . As a result, as shown in FIG. 4B, the active pattern 223 and the ohmic contact pattern 224 extending to the right side of the gate electrode 221 are formed.

도 4c를 참조하면, 상기 결과물 상에 상기 n+아몰퍼스 실리콘막과의 접촉저항이 낮으며 접착력이 우수한 크롬(Cr) 또는 기타 금속으로 이루어진 제2 금속층을 적층한다. 이후, 상기 제2 금속층을 패터닝하여 상기 게이트 라인과 수직한 데이터 라인(미도시)을 형성한다.Referring to FIG. 4C, a second metal layer made of chromium (Cr) or other metal having low contact resistance and excellent adhesion to the n + amorphous silicon film is stacked on the resultant. Thereafter, the second metal layer is patterned to form a data line perpendicular to the gate line.

상기 제2 금속층을 패터닝하여 형성된 상기 데이터 라인에는 상기 데이터 라인으로부터 분기된 소오스 전극(225) 및 드레인 전극(226)이 구비된다. 다시 말해, 상기 게이트 라인으로부터 분기된 상기 게이트 전극(221)의 상측에 상기 데이터 라인으로부터 분기된 상기 소오스 전극(225) 및 상기 드레인 전극(226)을 형성한다.The data line formed by patterning the second metal layer includes a source electrode 225 and a drain electrode 226 branched from the data line. In other words, the source electrode 225 and the drain electrode 226 branched from the data line are formed above the gate electrode 221 branched from the gate line.

상기 드레인 전극(226)은 도 4c에 도시된 바와 같이 상기 액티브 패턴(223) 및 상기 오믹 콘택 패턴(224)과 동일하게 상기 게이트 전극(221)의 우측으로 길게 연장되어 상기 게이트 전극(221)의 우측으로 연장된 상기 액티브 패턴(223) 및 상기 오믹 콘택 패턴(224) 상에 형성된다. 이로써 상기 기판(210) 상에 상기 박막 트랜지스터(220)를 완성한다.The drain electrode 226 extends to the right side of the gate electrode 221 like the active pattern 223 and the ohmic contact pattern 224 as shown in FIG. It is formed on the active pattern 223 and the ohmic contact pattern 224 extending to the right. As a result, the thin film transistor 220 is completed on the substrate 210.

도 4d를 참조하면, 상기 박막 트랜지스터(220)를 포함하는 상기 기판(210)의 전면에 소정의 두께를 갖는 감광성 유기 절연막(230)을 코팅한다.Referring to FIG. 4D, the photosensitive organic insulating layer 230 having a predetermined thickness is coated on the entire surface of the substrate 210 including the thin film transistor 220.

상기 유기 절연막(230)은 도 3을 참조하여 설명한 바와 같이 노광된 부위가 현상 공정에서 제거되는 포지티브(positive) 포토레지스트의 일종으로 별도의 포토레지스트를 상기 유기 절연막(230) 상에 도포하지 않고 포토리소그라피(phtolithography) 공정을 수행할 수 있다.As described with reference to FIG. 3, the organic insulating layer 230 is a kind of positive photoresist in which the exposed portions are removed in the developing process, and the photoresist is not coated on the organic insulating layer 230. Lithography (phtolithography) process can be performed.

이후, 상기 유기 절연막(230)을 노광 및 현상하여 도 4d에 도시된 바와 같이 상기 게이트 전극(221)의 우측, 즉 상기 기판(210) 상에 상기 게이트 절연막(221), 상기 액티브 패턴(223), 상기 오믹 콘택 패턴(224) 및 상기 드레인 전극(226)이 순차적으로 적층된 영역에 상기 제2 단차(H2)를 가지고, 상기 드레인 전극(226)의 소정의 영역을 노출시키는 콘택홀(235)을 형성한다.Subsequently, the organic insulating layer 230 is exposed and developed to expose the gate insulating layer 221 and the active pattern 223 on the right side of the gate electrode 221, that is, on the substrate 210, as shown in FIG. 4D. And a contact hole 235 having the second step H2 in a region in which the ohmic contact pattern 224 and the drain electrode 226 are sequentially stacked, and exposing a predetermined region of the drain electrode 226. To form.

이후, 상기 콘택홀(235)이 형성된 상기 유기 절연막(230) 상에 ITO 또는 IZO로 이루어진 화소 전극(240)을 형성한다. 이로써 도 3에 도시된 상기 박막 트랜지스터 기판(200)을 완성한다.Thereafter, the pixel electrode 240 made of ITO or IZO is formed on the organic insulating layer 230 on which the contact hole 235 is formed. This completes the thin film transistor substrate 200 shown in FIG.

이로써, 상기 기판(210)과 상기 콘택홀(235)과의 사이에 상기 게이트 절연막(222), 상기 액티브 패턴(223), 상기 오믹 콘택 패턴(224) 및 상기 드레인 전극(226)을 순차적으로 형성함으로써, 상기 콘택홀(235)의 제2 단차(H2)를 낮추고 상기 현상 공정에서 상기 드레인 전극(226) 상에 형성된 상기 노광된 유기 절연막(230)을 완전하게 제거하여 상기 드레인 전극(226)과 상기 화소 전극(240)과의 전기적 접촉력을 향상시킬 수 있다.Thus, the gate insulating layer 222, the active pattern 223, the ohmic contact pattern 224, and the drain electrode 226 are sequentially formed between the substrate 210 and the contact hole 235. By lowering the second step H2 of the contact hole 235 and completely removing the exposed organic insulating layer 230 formed on the drain electrode 226 in the developing process, the drain electrode 226 and The electrical contact force with the pixel electrode 240 may be improved.

도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이고, 도 6은 도 5에 도시된 게이트 라인 및 데이터 라인을 설명하기 위한 부분 사시도이며, 도 7은 도 5에 도시된 절단선 Ⅱ-Ⅱ에 따른 박막 트랜지스터 기판의 단면도이다.5 is a plan view of a thin film transistor substrate according to another exemplary embodiment of the present invention, FIG. 6 is a partial perspective view illustrating a gate line and a data line shown in FIG. 5, and FIG. 7 is a cut line II illustrated in FIG. 5. A cross-sectional view of the thin film transistor substrate according to -II.

도 5 내지 도 7을 참조하면, 본 발명의 다른 실시예에 따른 상기 박막 트랜지스터 기판(300)에는 복수개의 단위 셀(Unit Cell)이 규칙적으로 배열되어 있으며, 상기 단위 셀(Unit Cell)은 게이트 라인(350)과 데이터 라인(360)으로 둘러싸여 있다.5 to 7, a plurality of unit cells are regularly arranged on the thin film transistor substrate 300 according to another embodiment of the present invention, and the unit cell is a gate line. Surrounded by 350 and data line 360.

상기 박막 트랜지스터 기판(300)은 투명한 기판(310)과, 상기 기판(310)상에 구비된 박막 트랜지스터(320), 상기 박막 트랜지스터(320)를 보호하기 위하여 상기 기판(310) 상에 소정의 두께를 가지고 구비된 유기 절연막(330) 및 상기 유기 절연막(330) 상에 제공된 화소 전극(340)을 포함하여 이루어진다.The thin film transistor substrate 300 may have a predetermined thickness on the transparent substrate 310, the thin film transistor 320 provided on the substrate 310, and the thin film transistor 320 to protect the thin film transistor 320. It includes an organic insulating film 330 provided with a and a pixel electrode 340 provided on the organic insulating film 330.

상기 박막 트랜지스터(320)는 상기 기판(310) 상에 제1 방향으로 연장된 게이트 라인(350)으로부터 분기된 게이트 전극(321) 및 상기 게이트 라인(350)으로부터 분기되고 상기 게이트 전극(321)과 동일 평면상에 구비되며, 상기 게이트 전극(321)과 소정 간격 이격되어 구비되는 돌출 패드(321a)를 구비하고 있다. 다만, 상기 게이트 전극(321)과 상기 돌출 패드(321a)는 상기 게이트 라인(350)으로부터 일체로 구비될 수도 있다.The thin film transistor 320 is branched from the gate line 321 and the gate line 350 branched from the gate line 350 extending in the first direction on the substrate 310 and the gate electrode 321. It is provided on the same plane, and provided with a protruding pad 321a spaced apart from the gate electrode 321 by a predetermined interval. However, the gate electrode 321 and the protruding pad 321a may be integrally provided from the gate line 350.

상기 게이트 전극(321) 및 상기 돌출 패드(321a)를 보호하기 위하여 상기 기판(310) 전면에 적층된 게이트 절연막(322), 상기 게이트 절연막(322) 상에 순차적으로 적층된 액티브 패턴(323)과 오믹 콘택 패턴(324) 및 상기 기판(310) 상에 상기 제1 방향과 직교하는 제2 방향으로 연장된 데이터 라인(370)으로부터 분기된 소오스 전극(325) 및 드레인 전극(326)으로 이루어진다.In order to protect the gate electrode 321 and the protruding pad 321a, the gate insulating layer 322 stacked on the entire surface of the substrate 310, and the active pattern 323 sequentially stacked on the gate insulating layer 322. A source electrode 325 and a drain electrode 326 branched from an ohmic contact pattern 324 and a data line 370 extending in a second direction perpendicular to the first direction on the substrate 310.

이때, 상기 게이트 절연막(322) 상에 적층되는 상기 액티브 패턴(323)과 상기 오믹 콘택 패턴(324)은 상기 돌출 패드(321a)의 상측 영역까지 연장되어 구비된다.In this case, the active pattern 323 and the ohmic contact pattern 324 stacked on the gate insulating layer 322 extend to the upper region of the protruding pad 321a.

또한 상기 드레인 전극(326) 역시 상기 게이트 라인(350)의 상기 돌출 패드(321a)의 상측 영역까지 연장되어 구비된다. 따라서, 상기 돌출 패드(321a) 상측에는 상기 게이트 절연막(322), 상기 액티브 패턴(323), 상기 오믹 콘택 패턴(324) 및 상기 드레인 전극(326)이 순차적으로 적층되어 구비된다.In addition, the drain electrode 326 also extends to an upper region of the protruding pad 321a of the gate line 350. Accordingly, the gate insulating layer 322, the active pattern 323, the ohmic contact pattern 324, and the drain electrode 326 are sequentially stacked on the protruding pad 321a.

상기 박막 트랜지스터(320) 상에는 상기 박막 트랜지스터(320)를 보호하기 위한 상기 유기 절연막(330)이 구비되어 있다. 상기 유기 절연막(330) 상에는 제3 단차(H3)를 가지고, 상기 유기 절연막(330)의 하측에 구비된 상기 박막 트랜지스터(320)의 드레인 전극(326)의 일부 영역을 노출시키는 콘택홀(335)이 형성되어 있다.The organic insulating layer 330 is provided on the thin film transistor 320 to protect the thin film transistor 320. A contact hole 335 having a third step H3 on the organic insulating layer 330 and exposing a portion of the drain electrode 326 of the thin film transistor 320 provided under the organic insulating layer 330. Is formed.

상기 콘택홀(335)이 형성된 상기 유기 절연막(330) 상에는 상기 유기 절연막(330)의 상측에 구비된 액정(미도시)을 구동하기 위한 구동 전압을 인가하기 위한 화소 전극(340)이 구비된다. 상기 화소 전극(340)은 ITO 또는 IZO로 이루어지고, 상기 유기 절연막(330)의 상면에 구비되며, 상기 콘택홀(335)을 통해 상기 드레인 전극(326)과 전기적으로 연결된다.On the organic insulating layer 330 on which the contact hole 335 is formed, a pixel electrode 340 for applying a driving voltage for driving a liquid crystal (not shown) provided on the organic insulating layer 330 is provided. The pixel electrode 340 is made of ITO or IZO, is provided on an upper surface of the organic insulating layer 330, and is electrically connected to the drain electrode 326 through the contact hole 335.

이와 같이, 상기 기판(310)과 상기 콘택홀(335)과의 사이에 상기 게이트 라인(350)으로부터 분기된 돌출 패드(321a), 상기 게이트 절연막(222), 상기 액티브 패턴(223), 상기 오믹 콘택 패턴(223) 및 상기 드레인 전극(226)을 순차적으로 구비하여, 상기 콘택홀(235)의 제3 단차(H3)가 종래 콘택홀의 단차에 비하여 작아지도록 할 수 있다.As such, the protruding pad 321a branched from the gate line 350 between the substrate 310 and the contact hole 335, the gate insulating layer 222, the active pattern 223, and the ohmic. The contact pattern 223 and the drain electrode 226 may be sequentially provided so that the third step H3 of the contact hole 235 may be smaller than that of the conventional contact hole.

이하에서, 도 7을 참조하여 상기 박막 트랜지스터 기판의 제조 공정을 설명하기로 한다. 다만, 상술한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정과 동일한 공정은 상세한 설명을 생략하기로 한다.Hereinafter, a manufacturing process of the thin film transistor substrate will be described with reference to FIG. 7. However, the same process as the manufacturing process of the thin film transistor substrate according to the exemplary embodiment described above will be omitted.

먼저, 상기 기판(310) 상에 제1 금속층을 증착하고, 이를 패터닝하여 제1 방향으로 연장된 게이트 라인(350)을 형성한다. 상기 게이트 라인(350)에는 서로 동일 평면에 구비되고, 소정 간격 이격된 게이트 전극(321)과 돌출 패드(321a)가 상기 패터닝 공정에서 형성된다. 다만, 상기 게이트 전극(321)과 상기 돌출 패드(321a)는 상기 게이트 라인(350)으로부터 일체로 형성될 수도 있다.First, a first metal layer is deposited on the substrate 310 and patterned to form a gate line 350 extending in the first direction. The gate line 350 is provided on the same plane and spaced apart from each other by the gate electrode 321 and the protruding pad 321a in the patterning process. However, the gate electrode 321 and the protruding pad 321a may be integrally formed from the gate line 350.

이후, 상기 결과물 상에 상기 게이트 라인(350)을 보호하기 위하여 질화 실리콘(SiNx)을 플라즈마 화학 기상 증착 방법으로 적층하여 게이트 절연막(322)을 형성한다.Thereafter, in order to protect the gate line 350, silicon nitride (SiNx) is stacked on the resultant to form a gate insulating film 322.

상기 게이트 절연막(322) 상에 도 4b 내지 도 4d를 참조하여 설명한 것처럼 액티브 패턴(323), 오믹 콘택 패턴(324)을 형성하고, 상기 게이트 라인과 수직한 방향으로 연장된 데이터 라인(360)으로부터 분기된 소오스 전극(325) 및 드레인 전극(326)을 형성한다. 이로써, 상기 기판(310) 상에 박막 트랜지스터(320)를 완성한다.An active pattern 323 and an ohmic contact pattern 324 are formed on the gate insulating layer 322 as described with reference to FIGS. 4B through 4D, and the data line 360 extends in a direction perpendicular to the gate line. The branched source electrode 325 and the drain electrode 326 are formed. Thus, the thin film transistor 320 is completed on the substrate 310.

이때, 상기 액티브 패턴(323), 상기 오믹 콘택 패턴(324) 및 상기 드레인 전극(326)은 상기 돌출 패드(321a)의 상측까지 연장되도록 상기 게이트 전극(321)의 우측에 형성한다.In this case, the active pattern 323, the ohmic contact pattern 324, and the drain electrode 326 are formed on the right side of the gate electrode 321 to extend to the upper side of the protruding pad 321a.

이후, 상기 박막 트랜지스터(320)를 포함하는 상기 기판(310) 상에 상기 박막 트랜지스터(320)를 보호하기 위하여 포지티브(positive) 포토레지스트의 일종인 감광성 유기 절연막(330)을 소정의 두께로 코팅한다.Subsequently, the photosensitive organic insulating layer 330, which is a kind of a positive photoresist, is coated on the substrate 310 including the thin film transistor 320 to a predetermined thickness. .

상기 돌출 패드(321a), 상기 게이트 절연막(322), 상기 액티브 패턴(323), 상기 오믹 콘택 패턴(324) 및 상기 드레인 전극(326)이 순차적으로 적층된 영역의 상측에 제공된 상기 유기 절연막(330)에 상기 드레인 전극(326)의 일부 영역을 노출시키고, 제3 단차(H3)를 갖는 컨택홀을 형성한다.The organic insulating layer 330 provided above the region in which the protruding pad 321a, the gate insulating layer 322, the active pattern 323, the ohmic contact pattern 324, and the drain electrode 326 are sequentially stacked. ), A portion of the drain electrode 326 is exposed, and a contact hole having a third step H3 is formed.

이후, 상기 결과물상에 상기 유기 절연막(330)의 상측에 구비되는 액정(미도시)을 구동하기 위한 구동 전압을 인가하기 위한 화소 전극(340)을 형성한다. 상기 화소 전극(340)은 ITO 또는 IZO로 이루어지고, 상기 콘택홀(330)에 의해 노출된 상기 드레인 전극(326)과 전기적으로 연결되다. 이로써 도 7에 도시된 박막 트랜지스터 기판(300)을 완성한다.Thereafter, a pixel electrode 340 is formed on the resultant to apply a driving voltage for driving a liquid crystal (not shown) provided above the organic insulating layer 330. The pixel electrode 340 is made of ITO or IZO and is electrically connected to the drain electrode 326 exposed by the contact hole 330. This completes the thin film transistor substrate 300 shown in FIG.

이로써, 상기 기판(310)과 상기 콘택홀(335)과의 사이에 상기 게이트 절연막(322), 상기 액티브 패턴(323), 상기 오믹 콘택 패턴(324) 및 상기 드레인 전극(326)을 순차적으로 형성함으로써, 상기 콘택홀(335)의 제3 단차(H3)를 낮추고 상기 현상 공정에서 상기 드레인 전극(326) 상에 형성된 상기 노광된 유기 절연막(330)을 완전하게 제거하여 상기 드레인 전극(326)과 상기 화소 전극(340)과의 전기적 접촉력을 향상시킬 수 있다.Thus, the gate insulating layer 322, the active pattern 323, the ohmic contact pattern 324, and the drain electrode 326 are sequentially formed between the substrate 310 and the contact hole 335. By lowering the third step H3 of the contact hole 335 and completely removing the exposed organic insulating layer 330 formed on the drain electrode 326 in the development process, The electrical contact force with the pixel electrode 340 may be improved.

이상에서 설명한 상기 박막 트랜지스터 기판은 투과형, 반사형 및 반사-투과형 액정 표시 장치에 제공되는 박막 트랜지스터 기판 모두에 적용될 수 있음은 자명하다.It is apparent that the thin film transistor substrate described above may be applied to all of the thin film transistor substrates provided in the transmissive, reflective and reflective-transmissive liquid crystal display devices.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

이상에서 설명한 바와 같이, 본 발명에 따르면 기판 상에 게이트 절연막, 상기 게이트 절연막 상에 박막 트랜지스터의 액티브 패턴과 오믹 콘택 패턴 및 드레인 전극을 유기 절연막의 콘택홀 하측 영역까지 연장하여 구비함으로써, 상기 콘택홀의 단차를 줄일 수 있다.As described above, according to the present invention, an active pattern, an ohmic contact pattern, and a drain electrode of a thin film transistor are provided on the substrate to extend to the contact hole lower region of the organic insulating layer. The step can be reduced.

아울러, 상기 콘택홀에 대응하여 상기 게이트 절연막의 하측에 게이트 라인으로부터 분기된 돌출 패드를 더 구비함으로써 상기 콘택홀의 단차를 상기 돌출 패드의 두께만큼 더 줄일 수 있다.In addition, the stepped portion of the contact hole may be further reduced by the thickness of the protruding pad by further including a protruding pad branched from the gate line under the gate insulating layer corresponding to the contact hole.

이와 같이 상기 콘택홀의 단차를 줄임으로써 상기 유기 절연막에 콘택홀을 형성하기 위한 노광 및 현상 공정에 있어서, 상기 유기 절연막이 상기 드레인 전극 상에 제거되지 않고 잔류하는 현상을 방지하여 상기 드레인 전극과 상기 유기 절연막상에 구비되는 화소 전극과의 전기적 접촉성을 향상시킬 수 게 되어 상기 드레인 전극과 상기 화소 전극과의 단선(open)에 따른 하이 픽셀(high pixel) 불량을 방지할 수 있다.As described above, in the exposure and development processes for forming the contact hole in the organic insulating layer by reducing the step difference of the contact hole, the organic insulating layer is prevented from remaining without being removed on the drain electrode, thereby preventing the drain electrode and the organic. Electrical contact between the pixel electrode provided on the insulating layer may be improved, and high pixel defects due to disconnection between the drain electrode and the pixel electrode may be prevented.

Claims (4)

기판;Board; 상기 기판 상에 게이트 전극, 상기 게이트 전극 상에 적층된 게이트 절연막, 상기 게이트 절연막 상에 구비된 채널층, 상기 채널층 상에 구비된 소오스 전극 및 드레인 전극으로 이루어지는 박막 트랜지스터;A thin film transistor comprising a gate electrode on the substrate, a gate insulating film stacked on the gate electrode, a channel layer provided on the gate insulating film, a source electrode and a drain electrode provided on the channel layer; 상기 박막 트랜지스터를 포함하는 상기 기판 상에 구비되고, 상기 드레인 전극의 일부 영역을 노출시키는 콘택홀이 형성된 유기 절연막; 및An organic insulating layer formed on the substrate including the thin film transistor and having a contact hole exposing a portion of the drain electrode; And 상기 유기 절연막 상에 구비되고, 상기 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고,A pixel electrode provided on the organic insulating layer and electrically connected to the drain electrode through the contact hole; 상기 콘택홀은 단차를 줄이기 위해 상기 게이트 절연막, 채널층 및 드레인 전극이 순차적으로 적층된 영역에 대응하여 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.The contact hole may be formed to correspond to a region in which the gate insulating layer, the channel layer, and the drain electrode are sequentially stacked to reduce the step difference. 제1항에 있어서, 상기 콘택홀에 대응하여 상기 기판과 상기 게이트 절연막 사이에 상기 게이트 전극을 갖는 금속 배선으로부터 분기되어 상기 게이트 전극과 동일 평면상에 구비되고, 상기 게이트 전극과 소정 간격 이격된 돌출 패드를 더 구비하여 상기 콘택홀의 단차를 상기 돌출 패드의 높이만큼 줄이는 것을 특징으로 하는 박막 트랜지스터 기판.2. The protrusion of claim 1, wherein the protrusion is branched from a metal line having the gate electrode between the substrate and the gate insulating layer to correspond to the contact hole, and is provided on the same plane as the gate electrode and spaced apart from the gate electrode by a predetermined distance. The thin film transistor substrate of claim 1, further comprising a pad to reduce the step difference of the contact hole by the height of the protruding pad. 기판 상에 형성된 제1 금속층을 패터닝하여 게이트 전극을 갖는 게이트 라인을 형성하는 단계;Patterning a first metal layer formed on the substrate to form a gate line having a gate electrode; 상기 게이트 라인을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the substrate including the gate line; 상기 게이트 전극이 형성된 영역을 포함하는 상기 게이트 절연막 상에 채널층을 형성하는 단계;Forming a channel layer on the gate insulating layer including a region where the gate electrode is formed; 상기 채널층을 포함하는 상기 기판 상에 제2 금속층을 형성하고, 상기 제2 금속층을 패터닝하여 소오스 전극과 드레인 전극을 갖는 데이터 라인을 형성하는 단계;Forming a second metal layer on the substrate including the channel layer, and patterning the second metal layer to form a data line having a source electrode and a drain electrode; 상기 데이터 라인을 포함하는 상기 기판 상에 유기 절연막을 형성하는 단계;Forming an organic insulating layer on the substrate including the data line; 상기 게이트 절연막, 상기 채널층 및 상기 드레인 전극이 순차적으로 적층된 영역에 대응하여 상기 유기 절연막에 상기 드레인 전극의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 및Forming a contact hole exposing a portion of the drain electrode in the organic insulating layer corresponding to a region in which the gate insulating layer, the channel layer, and the drain electrode are sequentially stacked; And 상기 유기 절연막 상에 상기 콘택홀을 통하여 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.Forming a pixel electrode electrically connected to the drain electrode through the contact hole on the organic insulating layer. 제3항에 있어서, 상기 게이트 라인을 형성하는 단계는,The method of claim 3, wherein the forming of the gate line comprises: 상기 제1 금속층으로부터 상기 게이트 전극과, 상기 콘택홀에 대응하여 상기 게이트 전극과 동일 평면상에 구비되고, 상기 게이트 전극과 소정 간격 이격된 돌출 패드를 갖는 게이트 라인을 형성하는 단계인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.Forming a gate line from the first metal layer on the same plane as the gate electrode and corresponding to the contact hole, and having a protruding pad spaced apart from the gate electrode by a predetermined distance from the first metal layer; Method of manufacturing a thin film transistor substrate.
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