KR20040039895A - Sine buffer circuit of temperature compensated crystal oscillator - Google Patents
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Abstract
Description
본 발명은 수정 진동자의 온도에 대한 변화를 최소화하여 발진주파수를 안정시킨 온도 보상 수정 발진기에 관한 것으로서, 보다 상세하게는 전원전압의 변동에 대한 출력레벨 및 소비전류의 변동률을 감소시켜 발진주파수를 일정한 출력전압으로 출력시키는 온도 보상 수정 발진기의 사인 버퍼 회로에 관한 것이다.The present invention relates to a temperature compensated crystal oscillator which stabilizes an oscillation frequency by minimizing a change in temperature of a crystal oscillator. More particularly, the oscillation frequency is fixed by reducing a variation rate of an output level and a consumption current with respect to a change in power voltage. The present invention relates to a sine buffer circuit of a temperature compensated crystal oscillator which outputs at an output voltage.
일반적으로, 온도 보상 수정 발진기(TCXO : Temperature Compensated Crystal Oscillator)는 주변 온도 변화에 관계 없이 일정한 기준 주파수를 발생시킬 수 있는 부품으로서, 무선 통신 기기에서 송수신 채널을 동조시키기 위해 주로 사용된다.In general, a temperature compensated crystal oscillator (TCXO) is a component capable of generating a constant reference frequency regardless of ambient temperature change, and is mainly used to tune a transmission / reception channel in a wireless communication device.
이러한 온도 보상 수정 발진기는, 도 1에 도시된 바와 같이, 기본적으로, 온도에 따라 변동되는 커패시턴스를 보상하는 온도보상회로부(1)와, 상기 온도보상회로부(1)에 의해 커패시턴스와 자체의 전압제어값에 의해 결정된 커패시턴스 및 인덕턴스에 의한 소정의 공진주파수를 발진출력하는 전압제어발진회로부(VCO ; Voltage Controlled Oscillator)(2)와, 상기 전압제어발진회로부(2)로부터 출력된 소정 주파수의 전압신호를 소정 레벨로 출력시키는 버퍼회로부(3)로 이루어진다.The temperature compensated crystal oscillator, as shown in Figure 1, basically, the temperature compensation circuit unit 1 for compensating the capacitance fluctuating with temperature, and the temperature compensation circuit unit 1 by the temperature compensation circuit unit 1 and its voltage control A voltage controlled oscillator circuit (VCO) 2 for oscillating and outputting a predetermined resonance frequency based on capacitance and inductance determined by a value, and a voltage signal of a predetermined frequency output from the voltage controlled oscillator circuit 2. It consists of the buffer circuit part 3 which outputs at a predetermined level.
이때, 상기 버퍼회로부(3)는 사인 버퍼(sine buffer)로서, 온도 보상 수정 발진기에서 최종 주파수 신호를 출력하기 위한 회로이다. 보통, 온도 보상 수정 발진기는 10~20MHz 사이의 주파수를 1Vpp이상의 레벨로 출력해야 한다.At this time, the buffer circuit 3 is a sine buffer, and is a circuit for outputting a final frequency signal from a temperature compensated crystal oscillator. Typically, temperature compensated crystal oscillators should output frequencies between 10 and 20 MHz with levels above 1 V pp .
상기 버퍼회로부(3)를 연산증폭기(OP-AMP)로 구현하는 경우, 상술한 출력조건 (주파수 : 10~20MHz, 출력레벨 : 1Vpp이상)을 만족시키기 위해서는 적어도 20MHz 이상으로 동작하는 연산증폭기를 설계해야 한다. 그러나, CMOS 공정에서 일반적으로 사용되는 2-스테이지 연산증폭기는 이러한 동작속도를 따라 갈 수 없기 때문에, 20MHz 이상의 주파수에서도 동작이 가능하도록 버퍼회로부(3)는 도 2의 회로도와 같이 구성된다.When the buffer circuit unit 3 is implemented with an operational amplifier (OP-AMP), the operational amplifier operates at least 20 MHz to satisfy the above-described output conditions (frequency: 10-20 MHz, output level: 1 V pp or more). You must design. However, since the two-stage operational amplifier generally used in the CMOS process cannot follow this operating speed, the buffer circuit unit 3 is configured as shown in the circuit diagram of FIG.
도 2에서, 상기 버퍼회로부(3)는 저항(R3)을 통해 전원단(VDD)에 드레인단이 연결되고 드레인단과 게이트단이 연결된 NMOS(M3)와 상기 NMOS(M3)의 소스단과 그 드레인단이 연결되고 그 소스단과 게이트단이 연결된 PMOS(M4)로 이루어진 바이어스회로(21)와, 상기 바이어스회로(21)의 NMOS(M3)의 게이트단에 연결된 저항(R1)과 상기 저항(R1)과 전원단사이를 연결하는 캐패시터(C3)로 이루어지는 제1로우패스필터(22)와, 상기 바이어스회로(21)의 PMOS(M4)의 게이트단에 연결된 저항(R2)과 상기 저항(R2)과 접지사이에 구비된 캐패시터(C4)로 이루어진 제2로우패스필터(23)와, 상기 저항(R1,R2)에 각각의 게이트단이 연결되고 전원단(VDD)과 접지사이에 직렬로 연결된 NMOS(M1) 및 PMOS(M2)와 각각 상기 NMOS(M1) 및 PMOS(M2)의 게이트와 입력단(Vin)사이에 구비되는 캐패시터(C1,C2)로 이루어지는 버퍼회로(24)로 구성된다.In FIG. 2, the buffer circuit 3 includes an NMOS M3 having a drain terminal connected to a power supply terminal VDD and a drain terminal and a gate terminal connected through a resistor R3, and a source terminal of the NMOS M3 and a drain terminal thereof. A bias circuit 21 comprising a PMOS M4 connected to the source terminal and a gate terminal thereof, a resistor R1 connected to a gate terminal of an NMOS M3 of the bias circuit 21, and a resistor R1; A first low pass filter 22 including a capacitor C3 connecting power supply terminals, a resistor R2 connected to a gate terminal of a PMOS M4 of the bias circuit 21, a resistor R2, and a ground. A second low pass filter 23 having a capacitor C4 provided therebetween, and an NMOS M1 connected in series between a power terminal VDD and ground, each gate terminal being connected to the resistors R1 and R2; ) And a burr composed of capacitors C1 and C2 provided between the gate and the input terminal Vin of the NMOS M1 and the PMOS M2, respectively, and the PMOS M2. It consists of a circuit 24.
상기 바이어스회로(21)는 버퍼회로(24)의 NMOS(M1)와 PMOS(M2)의 동작을 위한 바이어스 전압(BS1, BS2)을 인가한다. 그리고, 전압제어발진회로부(2)로부터 발생된 소정 주파수의 전압신호는 입력단(Vin)으로 인가되어, 캐패시터(C1,C2) 각각을 통해서 NMOS(M1)와 PMOS(M2)를 거쳐 출력단(Vout)으로 출력된다.The bias circuit 21 applies bias voltages BS1 and BS2 for the operation of the NMOS M1 and the PMOS M2 of the buffer circuit 24. Then, the voltage signal of the predetermined frequency generated from the voltage controlled oscillator circuit unit 2 is applied to the input terminal Vin, through the NMOS M1 and the PMOS M2 through the capacitors C1 and C2, respectively, and the output terminal Vout. Is output.
이때, 상기 캐패시터(C1,C2)는 입력단(Vin)으로 입력된 전압신호에서 DC성분을 제거하고 AC성분만을 통과시킨다.At this time, the capacitors C1 and C2 remove the DC component from the voltage signal input to the input terminal Vin and pass only the AC component.
도 3은 버퍼회로의 AC해석도이고, 도 4는 상기 도 3에 보인 버퍼회로의 AC 등가회로도로서, 이로부터 버퍼회로의 동작특성을 살펴본다.FIG. 3 is an AC analysis diagram of the buffer circuit, and FIG. 4 is an AC equivalent circuit diagram of the buffer circuit shown in FIG. 3, and looks at the operation characteristics of the buffer circuit.
도 3에 도시된 바와 같이, NMOS(M1)와 PMOS(M2)의 게이트단에 기생캐패시턴스(parasitic capacitance)(Cp1, Cp2)가 생성되고, 출력단(Vout)에는 부하에 의해 결정되는 부하캐패시턴스(load capacitance)(CL)가 생성된다.As shown in FIG. 3, parasitic capacitances Cp1 and Cp2 are generated at the gate terminals of the NMOS M1 and the PMOS M2, and the load capacitance load determined by the load is output at the output terminal Vout. capacitance (CL) is generated.
따라서, 상기 버퍼회로부의 등가회로는 도 4에 도시한 바와 같이 나타낼 수 있게 된다. 도 4의 등가회로로부터 볼 때, 버퍼회로의 출력전압(Vout)은 다음의 수학식 1과 같이 나타난다.Therefore, the equivalent circuit of the buffer circuit portion can be represented as shown in FIG. As seen from the equivalent circuit of FIG. 4, the output voltage Vout of the buffer circuit is expressed by Equation 1 below.
그리고, 상기 V1과 V2는이며,이다.And V1 and V2 are Is, to be.
따라서, 상기 수학식 1의 출력전압 Vout은 다음의 수학식 2와 같이 정리될 수 있다.Therefore, the output voltage Vout of Equation 1 may be summarized as in Equation 2 below.
그리고, 입력전압 Vin이 다음의 수학식 3과 같다고 가정한다.And, it is assumed that the input voltage Vin is equal to the following Equation 3.
더하여, C1=C2, Cp1=Cp2, gm1=gm2=gm 이라고 가정할 경우, 상기 버퍼회로(24)의 출력전압 Vout은 다음의 수학식 4와 같이 나타내어진다.In addition, assuming that C1 = C2, Cp1 = Cp2, and gm1 = gm2 = gm, the output voltage Vout of the buffer circuit 24 is expressed by the following equation (4).
이때, 소비전류 Iout 은 다음의 수학식 5와 같다.At this time, the current consumption Iout is as shown in Equation 5 below.
상기 수학식들에서, IDC는 NMOS(M1)와 PMOS(M2)를 흐르는 DC 전류로 다음의 수학식 6과 같이 정의된다.In the above equations, I DC is a DC current flowing through the NMOS M1 and the PMOS M2, and is defined as in Equation 6 below.
이상의 결과로부터, 버퍼회로의 출력전압 Vout과 소비전류 IDC는 바이어스전압 (VBS1, VBS2)의 영향을 받는다는 것을 알 수 있다.From the above results, it can be seen that the output voltage Vout and the consumption current I DC of the buffer circuit are affected by the bias voltages V BS1 and V BS2 .
그런데, 도 2에 도시한 기존의 버퍼회로부는 노드 BS1, BS2에 걸리는 바이어스전압이 저항(R3, R4)과, NMOS(M3) 및 PMOS(M4)에 의해서 결정된다. 즉,전원전압(VDD)에서 그라운드(ground)까지의 전압이 저항(R3, R4)과, NMOS(M3) 및 PMOS(M4)에 의해서 분배되어, 바이어스 전압(VBS1, VBS2)이 결정되게 되어 있다.By the way, in the conventional buffer circuit shown in Fig. 2, the bias voltages applied to the nodes BS1 and BS2 are determined by the resistors R3 and R4, the NMOS M3 and the PMOS M4. That is, the voltage from the power supply voltage VDD to the ground is divided by the resistors R3 and R4 and the NMOS M3 and the PMOS M4 so that the bias voltages V BS1 and V BS2 are determined. It is.
그렇기 때문에, 종래의 버퍼는 전원전압이 변동되는 경우 바이어스전압(VBS1, VBS2)도 함께 변하게 되고, 이러한 바이어스전압(VBS1, VBS2)의 변화되면, 수학식 4와 같이 결정되는 출력전압(Vout)의 출력레벨이 흔들리며, 또한 수학식 6과 같이 나타나는 소비전류(IDC)도 변화하게 된다.Therefore, in the conventional buffer, when the power supply voltage is changed, the bias voltages V BS1 and V BS2 are also changed, and when the bias voltages V BS1 and V BS2 are changed, an output voltage determined as shown in Equation 4 below. The output level of (Vout) is shaken, and the current consumption (I DC ) shown in Equation 6 also changes.
특히, 출력전압(Vout) 및 소비전류(IDC)는 전원전압에 직접적인 영향을 받기 때문에, 이러한 전원전압변화에 따른 소비전류와 출력레벨의 변화는 온도보상발진기의 성능을 저하시키며, 심각한 문제를 초래할 수 있다.In particular, since the output voltage (Vout) and the consumption current (I DC ) are directly affected by the power supply voltage, the change of the consumption current and the output level caused by the change of the power supply voltage degrades the performance of the temperature compensating oscillator. Can cause.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 전원전압이 변하더라도 일정한 레벨의 출력신호를 출력하고 소비전류가 일정한 온도 보상 수정 발진기의 사인 버퍼 회로를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned conventional problems, and an object thereof is to provide a sine buffer circuit of a temperature compensated crystal oscillator which outputs a constant level of output signal and has a constant current consumption even when a power supply voltage changes.
도 1은 온도 보상 수정 발진기의 전체 구성을 보인 블럭도이다.1 is a block diagram showing the overall configuration of a temperature compensated crystal oscillator.
도 2는 온도 보상 수정 발진기에 구비된 종래의 사인 버퍼 구조를 보인 회로도이다.2 is a circuit diagram illustrating a conventional sine buffer structure provided in a temperature compensated crystal oscillator.
도 3은 온보 보상 수정 발진기의 사인 버퍼에 대한 AC 해석을 하기 위한 회로도이다.3 is a circuit diagram for an AC analysis of a sine buffer of an onbo compensation crystal oscillator.
도 4는 사인버퍼의 등가회로도이다.4 is an equivalent circuit diagram of a sign buffer.
도 5는 본 발명에 의한 사인 버퍼 회로를 도시한 회로도이다.5 is a circuit diagram showing a sine buffer circuit according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
22, 23 : 제1,2로우패스필터22, 23: 1st, 2nd low pass filter
24 : 버퍼회로24: buffer circuit
50 : 바이어스회로50: bias circuit
51 : 전류미러51: current mirror
상술한 본 발명의 목적을 달성하기 위한 구성수단으로서, 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼 회로는As a construction means for achieving the above object of the present invention, the sine buffer circuit of the temperature compensated crystal oscillator according to the present invention
온도 보상 수정 발진기의 사인 버퍼 회로에 있어서,In a sine buffer circuit of a temperature compensated crystal oscillator,
전류미러를 통해 바이어스회로의 기준전류를 일정하게 하면서 전원전압을 소정 비로 전압분배하여 바이어스전압을 제공하는 바이어스회로;A bias circuit providing a bias voltage by dividing the power supply voltage at a predetermined ratio while keeping the reference current of the bias circuit constant through the current mirror;
상기 바이어스회로로부터 인가된 바이어스전압에 의해 동작하여 입력된 발진주파수신호를 소정 전압레벨로 출력하는 버퍼회로; 및,A buffer circuit operated by a bias voltage applied from the bias circuit to output an input oscillation frequency signal at a predetermined voltage level; And,
상기 바이어스회로로부터 버퍼회로로 인가되는 바이어스전압에서 교류성분을 제거하고 직류성분만을 인가시키는 로우패스필터;A low pass filter for removing an AC component from the bias voltage applied from the bias circuit to the buffer circuit and applying only a DC component;
로 구성되는 것을 특징으로 한다.Characterized in that consists of.
이하, 첨부한 도면을 참조하여 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼 회로의 구성 및 작용에 대하여 설명한다.Hereinafter, the configuration and operation of a sine buffer circuit of a temperature compensated crystal oscillator according to the present invention will be described with reference to the accompanying drawings.
도 5는 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼 회로를 도시한 것이다.5 shows a sine buffer circuit of a temperature compensated crystal oscillator according to the present invention.
상기 도면에 의하면 사인버퍼회로는 전원단(VDD) 및 접지단에 각각 연결되는 제1,2전류미러회로(51,52)와, 상기 제1,2전류미러회로(51,52) 각각의 출력전류가 인가되고 서로 직렬로 연결된 NMOS(M3) 및 PMOS(M4)로 이루어져 바이어스전압을 출력하는 바이어스회로(50)와, 상기 바이어스회로부(50)의 NMOS(M3)의 게이트단에 연결된 저항(R1)과 상기 저항(R1)과 전원단사이를 연결하는 캐패시터(C3)로 이루어지는 제1로우패스필터(22)와, 상기 바이어스회로(21)의 PMOS(M4)의 게이트단에 연결된 저항(R2)과 상기 저항(R2)과 접지사이에 구비된 캐패시터(C4)로 이루어진 제2로우패스필터(23)와, 상기 저항(R1, R2)에 각각의 게이트단이 연결되고 전원단(VDD)과 접지사이에 직렬로 연결된 NMOS(M1) 및 PMOS(M2)와 각각 상기 NMOS(M1) 및 PMOS(M2)의 게이트와 입력단(Vin)사이에 구비되는 캐패시터(C1,C2)로 이루어지는 버퍼회로(24)로 구성된다.According to the drawing, the sine buffer circuit has outputs of the first and second current mirror circuits 51 and 52 and the first and second current mirror circuits 51 and 52 respectively connected to the power supply terminal VDD and the ground terminal. A bias circuit 50 which is composed of NMOS M3 and PMOS M4 to which a current is applied and connected in series to each other and outputs a bias voltage, and a resistor R1 connected to the gate terminal of the NMOS M3 of the bias circuit unit 50. ) And a first low pass filter 22 comprising a capacitor C3 connecting between the resistor R1 and a power supply terminal, and a resistor R2 connected to the gate terminal of the PMOS M4 of the bias circuit 21. And a second low pass filter 23 including a capacitor C4 provided between the resistor R2 and the ground, and gates connected to the resistors R1 and R2, respectively, and having a power supply terminal VDD and a ground. NMOS (M1) and PMOS (M2) connected in series between the capacitor and the capacitor (C1, C2) provided between the gate and the input terminal (Vin) of the NMOS (M1) and PMOS (M2), respectively It consists of the buffer circuit 24 which consists of.
상기 설명한 바와 같이, 본 발명에 의한 온도 보상 수정 발진기의 사인 버퍼는 버퍼회로(24)를 구동시키기 위한 바이어스회로(51)가 두개의 MOS소자를 전류미러로 결선하여 각각 버퍼회로(24)의 NMOS(M1) 및 PMOS(M2)로 바이어스전압을 인가하는 MOS소자(M3,M4)에 인가되는 전류가 일정하게 유지되도록 구성된 것이다.As described above, in the sine buffer of the temperature compensated crystal oscillator according to the present invention, the bias circuit 51 for driving the buffer circuit 24 is connected to two MOS elements by a current mirror so that the NMOS of the buffer circuit 24 is respectively. The currents applied to the MOS devices M3 and M4 applying the bias voltage to the M1 and the PMOS M2 are kept constant.
그리고, 상기에서, 전류원(Iss)은 예를 들어, 온도변화에 대해 일정한 레퍼런스 전압을 발생시키는 밴드갭 리퍼런스(bandgap reference)회로를 통하여 공급될 수 있다. 상기 밴드갭 리퍼런스회로에서 출력되는 전류는 온도나 전원전압등에 영향을 받지 않으며 항상 일정한 값이다.And, in the above, the current source Iss may be supplied through a bandgap reference circuit that generates a constant reference voltage with respect to temperature change, for example. The current output from the bandgap reference circuit is not affected by temperature or power supply voltage and is always constant.
또한, 상기 바이어스회로(50)의 NMOS(M3)와 버퍼회로(24)의 NMOS(M1), 그리고, 바이어스회로(50)의 PMOS(M4)와 버퍼회로(24)의 PMOS(M2)는 서로 쌍을 이루도록하여, 공정이 변화하더라도 항상 일정한 이득을 얻을 수 있도록 구성한다.In addition, the NMOS M3 of the bias circuit 50, the NMOS M1 of the buffer circuit 24, the PMOS M4 of the bias circuit 50 and the PMOS M2 of the buffer circuit 24 are mutually different. By pairing, it is always configured to get constant gain even if the process changes.
특히, M1 : M3 = M2 : M4 = 1 : m 이 되도록 회로를 구현하면, 상기 MOS소자(M1,M2)의 DC 전류는 IDC= m×Iss 로 되며, 이때, IDC는 항상 일정한 전류값으로 고정된다. 그 결과, 버퍼회로(24)의 MOS소자(M1, M2)의 이득 gm1, gm2가 항상 일정한 값을 유지하여, 온도 보상 수정 발진기의 출력전압과 소비전류를 일정하게 유지시킬 수 있게 된다.In particular, when the circuit is implemented such that M1: M3 = M2: M4 = 1: m, the DC current of the MOS devices M1 and M2 is I DC = m × Iss, where I DC is always a constant current value. Is fixed. As a result, the gains gm1 and gm2 of the MOS elements M1 and M2 of the buffer circuit 24 always maintain constant values, so that the output voltage and current consumption of the temperature compensated crystal oscillator can be kept constant.
다음으로, 상기와 같이 구성된 온도 보상 수정 발진기의 사인 버퍼 회로의 동작에 대하여 설명한다.Next, the operation of the sine buffer circuit of the temperature compensated crystal oscillator configured as described above will be described.
도 5에서, 전류미터를 구성하는 MOS소자중 PMOS(M5)와, NMOS(M7)가 다이오드동작을 하며, 미러효과에 의하여 전류원(Iss)과 동일한 전류가 PMOS(M6) 및 NMOS(M3)와, PMOS(M4) 및 NMOS(M8)로 흐르게 된다.In Fig. 5, among the MOS elements constituting the current meter, the PMOS M5 and the NMOS M7 operate diodes, and the same current as the current source Iss is generated by the PMOS M6 and NMOS M3 due to the mirror effect. , PMOS M4 and NMOS M8.
따라서, 상기 일정한 전류값(Iss)과 PMOS(M6) 및 NMOS(M3)와, PMOS(M3) 및 NMOS(M8) 각각의 임피던스값에 의해 결정되는 바이어스전압이 버퍼회로(24)의 NMOS(M1) 및 PMOS(M2)로 인가된다.Accordingly, the bias voltage determined by the constant current value Iss, the PMOS M6 and the NMOS M3, and the impedance values of the PMOS M3 and the NMOS M8, respectively, is determined by the NMOS M1 of the buffer circuit 24. ) And PMOS (M2).
이때, 상기 버퍼회로(24)로 인가되는 바이어스전압은 일정한 전류값과 상기 MOS소자들(M3,M4,M6,M8)의 저항비에 의해 결정됨으로서, 전원전압의 변동에 큰 영향을 받지 않게 된다.At this time, the bias voltage applied to the buffer circuit 24 is determined by a constant current value and the resistance ratio of the MOS elements M3, M4, M6, and M8, so that the bias voltage is not significantly affected by the fluctuation of the power supply voltage. .
그리고, 상기와 같이 인가되는 바이어스전압에 의해 버퍼회로(24)의 MOS소자(M1,M2)의 게이트단으로 소정의 게이트전압이 가해지고, 그 결과, 상기 MOS소자(M1, M2)가 활성화되어, 캐패시터(C1, C2)를 통해 입력된 발진주파수의 입력전압(Vin)을 출력시킨다.Then, a predetermined gate voltage is applied to the gate terminals of the MOS devices M1 and M2 of the buffer circuit 24 by the bias voltage applied as described above. As a result, the MOS devices M1 and M2 are activated. The output voltage Vin of the oscillation frequency inputted through the capacitors C1 and C2 is output.
상기 캐패시터(C1, C2)는 입력전압에서 DC성분을 제거하고 발진주파수신호만을 통과시키는 작용을 하며, 상기 저항(R1, R2) 및 캐패시터(C3, C4)로 이루어진 로우패스필터는 바이어스전압에서 상기 발진주파수에 영향을 미칠 수 있는 교류성분을 제거하는 작용을 한다.The capacitors C1 and C2 remove the DC component from the input voltage and pass only the oscillation frequency signal. The low pass filter including the resistors R1 and R2 and the capacitors C3 and C4 has the bias voltage. It acts to remove alternating current components that may affect the oscillation frequency.
따라서, 상기 전류미러(51, 52)에 의해, 바이어스회로(50)로부터 발생된 바이어스전압이 전원전압의 변동에 큰 영향을 받지 않게 되고, 이는 버퍼회로(M1, M2)의 게이트전압을 일정하게 함으로써, 출력레벨 및 소비전류가 일정해진다.Therefore, by the current mirrors 51 and 52, the bias voltage generated from the bias circuit 50 is not significantly affected by the fluctuation of the power supply voltage, which makes the gate voltages of the buffer circuits M1 and M2 constant. As a result, the output level and the current consumption become constant.
아래의 표 1은 도 2와 같이 구성되는 종래의 사인 버퍼 회로와, 도 5에 도시한 바와 같이 구성되는 본 발명에 의한 사인 버퍼 회로를 구성하고, 각각의 회로에서 전원전압을 2.6V ~ 3.4V 까지 변화시키면서 나타나는 출력레벨과 소비전류를 측정한 결과를 보인 것이다.Table 1 below shows a conventional sinusoidal buffer circuit constructed as shown in FIG. 2 and a sinusoidal buffer circuit according to the present invention constructed as shown in FIG. 5, wherein the power supply voltage is 2.6V to 3.4V in each circuit. It shows the result of measuring output level and current consumption while changing to.
상기 표 1의 나타낸 종래 회로와, 본 발명에 의한 회로의 특성을 비교해 보면, 종래의 사인 버퍼 회로는 전원 전압이 2.6 ~ 3.4 V로 변화할 때, 소비전류 뿐만아니라 출력레벨이 평균값을 기준으로 약 10% 의 변동이 있었다.Comparing the characteristics of the conventional circuit shown in Table 1 with the circuit according to the present invention, when the power supply voltage changes from 2.6 to 3.4 V, the conventional sinusoidal buffer circuit has a power consumption as well as an output level of approximately about the average value. There was a 10% change.
이에 반하여, 본 발명에 의한 사인 버퍼 회로는 전원 전압이 2.6 ~ 3.4 V로 변화할 때, 전체 출력 대비 출력레벨이 변동은 약 1.4%로 나타났으며, 소비전류는 평균값을 기준으로 약 7.4%의 변화율을 나타내었다.On the contrary, in the sine buffer circuit according to the present invention, when the power supply voltage changes from 2.6 to 3.4 V, the output level is about 1.4% compared to the total output, and the current consumption is about 7.4% based on the average value. The rate of change is shown.
상기로부터, 본 발명에 의한 사인 버퍼 회로는 종래의 사인 버퍼 회로에 비하여, 전원전압 변동에 따른 출력레벨 및 소비전류의 변동폭이 감소되고 그 결과 더 안정된 동작특성을 나타낸다는 것을 알 수 있다.From the above, it can be seen that the sine buffer circuit according to the present invention reduces the fluctuation range of the output level and the consumption current according to the fluctuation of the power supply voltage as compared with the conventional sine buffer circuit, and as a result shows a more stable operation characteristic.
상술한 바와 같이, 본 발명은 버퍼회로의 MOS 소자의 바이어스전압을 전류미러회로를 통해 제공함으로서, 시킬 수 있으며, 그 결과 온도 보상 수정 발진기의동작특성을 더 안정화시킬 수 있는 우수한 효과가 있는 것이다.As described above, the present invention can be achieved by providing the bias voltage of the MOS device of the buffer circuit through the current mirror circuit, and as a result, there is an excellent effect that can further stabilize the operating characteristics of the temperature compensated crystal oscillator.
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