KR100313085B1 - Data output buffer - Google Patents
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Abstract
본 발명은 데이터 출력 버퍼에 관한 것으로, 입력데이타를 입력받는 인버터; 상기 입력데이타에 의하여 구동되고 전원전압을 공급받는 PMOS트랜지스터; 상기 입력데이타에 의하여 구동되고 접지된 NMOS트랜지스터; 상기 입력데이타 및 상기 인버터의 출력신호에 따라 동작하는 제1 및 제2부트스트랩부; 그 제1부트스트랩부에 연결된 풀다운트랜지스터; 상기 제2부트스트랩부에 연결된 풀업트랜지스터; 상기 제1 및 제2부트스트랩부의 동작상태에 따라 하이레벨 또는 로우레벨을 갖는 출력데이타를 발생하는 출력부;로 구성된다. 본 발명에 따른 데이터 출력 버퍼는 부트스트랩용의 커패시터 및 트랜지스터를 구비하여, MOS트랜지스터의 문턱전압으로 인한 전압강하가 다음단으로 전달되지 않도록 하므로 저전압으로써 안정적으로 구동할 수 있다.The present invention relates to a data output buffer, comprising: an inverter receiving input data; A PMOS transistor driven by the input data and supplied with a power supply voltage; An NMOS transistor driven and grounded by the input data; First and second bootstrap units operating according to the input data and an output signal of the inverter; A pull-down transistor connected to the first bootstrap portion; A pull-up transistor connected to the second bootstrap portion; And an output unit for generating output data having a high level or a low level according to the operating states of the first and second bootstrap units. The data output buffer according to the present invention includes a capacitor and a transistor for bootstrap, so that the voltage drop due to the threshold voltage of the MOS transistor is not transmitted to the next stage, so that the data output buffer can be stably driven at low voltage.
Description
본 발명은 반도체 회로에 관한 것으로, 특히 저전압으로써 안정적으로 구동시킬 수 있는 데이터 출력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuits, and more particularly to a data output buffer that can be driven stably with low voltage.
반도체 회로의 설계시 칩내의 구동전압은 소비전력을 낮추기 위하여 점차 낮아지고 있는 추세에 있다. 현재 칩내의 일반적인 구동전압은 3.3V 내지 5V로서, 이는 MOS트랜지스터의 구동전압, 즉 문턱전압(Vt)과 안정적인 전압레벨을 고려하여 결정된 것이다.In the design of semiconductor circuits, the driving voltage in the chip is gradually decreasing to lower power consumption. The current driving voltage in the chip is 3.3V to 5V, which is determined in consideration of the driving voltage of the MOS transistor, that is, the threshold voltage Vt and the stable voltage level.
도 1은 종래의 데이터 출력 버퍼의 구성을 보인 회로도이다. 이러한 종래의 데이터 출력 버퍼에는 그 입력단에 낸드게이트(ND1),(ND2) 및 인버터(IN1~IN4),(IN9~IN11)를 구비한다. 낸드게이트(ND1)는 입력데이타(Din) 및 전원전압신호를 입력받고, 그 출력단자에 인버터(IN1~IN4)가 순차적으로 연결된다. 인버터(IN9)는 입력데이타(Din)를 입력받고, 낸드게이트(ND2)는 인버터(IN9)의 출력신호 및 전원전압신호를 입력받는다. 낸드게이트(ND2)의 출력단자에는 인버터(IN10),(IN11)이 순차적으로 연결된다.1 is a circuit diagram showing the configuration of a conventional data output buffer. The conventional data output buffer includes NAND gates ND1 and ND2 and inverters IN1 to IN4 and IN9 to IN11 at their input terminals. The NAND gate ND1 receives input data Din and a power supply voltage signal, and inverters IN1 to IN4 are sequentially connected to the output terminal. The inverter IN9 receives the input data Din, and the NAND gate ND2 receives the output signal and the power voltage signal of the inverter IN9. Inverters IN10 and IN11 are sequentially connected to output terminals of the NAND gate ND2.
또한, 종래의 데이터 출력 버퍼에는 상기 인버터(IN4)의 입출력 단자에 각각 연결되고 턴온상태인 NMOS트랜지스터(N1),(N2)와, 노드(n4),(n4')에 고전압(Vpp)를 공급할 수 있도록 크로스-커플드(cross-coupled)된 PMOS트랜지스터(P1),(P2)를 구비한다. 그리고, 상기 노드(n4)의 전위에 의하여 구동되는 PMOS트랜지스터(P3)와 상기 인버터(IN2)의 출력단자, 즉 노드(n1)의 전위에 의하여 구동되는 PMOS트랜지스터(P4)가 노드(n5)를 통하여 상기 고전압(Vpp)단자와 순차적으로 연결된다.In addition, the high voltage Vpp is supplied to the NMOS transistors N1 and N2 and the nodes n4 and n4 'which are connected to the input / output terminals of the inverter IN4 and turned on, respectively, in the conventional data output buffer. And PMOS transistors P1 and P2 that are cross-coupled to each other. Then, the PMOS transistor P3 driven by the potential of the node n4 and the output terminal of the inverter IN2, that is, the PMOS transistor P4 driven by the potential of the node n1 are connected to the node n5. The high voltage (Vpp) terminal is sequentially connected through.
상기 노드(n1)에는 또한 인버터(IN5)가 연결되고, 그 인버터(IN5)의 출력단자, 즉 노드(n6)에는 인버터(IN6~IN8)가 순차적으로 병렬연결된다. 그 노드(n6)와 상기 PMOS트랜지스터(P4)의 소스, 즉 노드(n8) 사이에는 NMOS트랜지스터(N3)가 연결되는데, 그 게이트와 상기 인버터(IN8)의 출력단자, 즉 노드(n7) 사이에는 턴온된 NMOS트랜지스터(N4)가 연결된다.An inverter IN5 is also connected to the node n1, and an inverter IN6 to IN8 are sequentially connected in parallel to an output terminal of the inverter IN5, that is, a node n6. An NMOS transistor N3 is connected between the node n6 and the source of the PMOS transistor P4, that is, the node n8, and between the gate and the output terminal of the inverter IN8, that is, the node n7. The turned on NMOS transistor N4 is connected.
상기 노드(n8)와 접지사이에는 노드(n9)를 통하여 NMOS트랜지스터(N5),(N6)가 순차적으로 연결되는데, NMOS트랜지스터(N5)는 항상 턴온된 상태이고, NMOS트랜지스터(N6)의 게이트는 상기 노드(n1)가 연결된다.NMOS transistors N5 and N6 are sequentially connected between node n8 and ground through node n9. NMOS transistor N5 is always turned on and the gate of NMOS transistor N6 is turned on. The node n1 is connected.
상기 인버터(IN11)는 CMOS트랜지스터(P5),(N7)와 연결되고, CMOS트랜지스터(P5),(N7)의 출력단자는 노드(n10)를 통하여 NMOS트랜지스터(N9)의 게이트에 연결된다. 또한, 상기 노드(n8)는 NMOS트랜지스터(N8)의 게이트에 연결된다. NMOS트랜지스터(N8),(N9)는 전원전압단자와 접지사이에 서로 직렬연결되고, NMOS트랜지스터(N8)의 소스와 NMOS트랜지스터(N9)의 드레인에는 출력데이타(Dout)를 위한 라인이 접속되며, 그 라인에는 바이패스용의 커패시터가 연결되어 있다.The inverter IN11 is connected to the CMOS transistors P5 and N7, and the output terminals of the CMOS transistors P5 and N7 are connected to the gate of the NMOS transistor N9 through the node n10. The node n8 is also connected to the gate of the NMOS transistor N8. NMOS transistors N8 and N9 are connected in series between the power supply voltage terminal and ground, and a line for output data Dout is connected to the source of the NMOS transistor N8 and the drain of the NMOS transistor N9. The line has a capacitor for bypass.
이와 같이 구성되는 종래의 데이터 출력 버퍼의 동작을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.The operation of the conventional data output buffer configured as described above will be described with reference to FIGS. 1 and 2.
먼저, 로우레벨의 입력데이타(Din)가 공급될 경우, 낸드게이트(ND1) 및 인버터(IN1),(IN2)의 논리연산을 거쳐 노드(n1)에는 하이레벨의 신호가 나타난다. 그러므로, 인버터(IN3)는 로우레벨의 신호를 출력하고 인버터(IN4)는 하이레벨의 신호를 출력한다. 그리고, 노드(n4),(n4')의 전위는 각각 하이레벨, 로우레벨이 되는데, 여기서 하이레벨은 고전압(Vpp)의 레벨이다. 그러므로, PMOS트랜지스터(P3),(P4)는 모두 턴오프된다.First, when the low level input data Din is supplied, a high level signal is displayed at the node n1 through logic operations of the NAND gate ND1 and the inverters IN1 and IN2. Therefore, inverter IN3 outputs a low level signal and inverter IN4 outputs a high level signal. The potentials of the nodes n4 and n4 'are at the high level and the low level, respectively, where the high level is the level of the high voltage Vpp. Therefore, the PMOS transistors P3 and P4 are both turned off.
노드(n1)의 전위가 하이레벨이므로, 인버터(IN5)는 로우레벨의 신호를 출력하고, 따라서 노드(n7)에는 하이레벨의 신호가 나타나며, 그 하이레벨의 신호에 의하여 NMOS트랜지스터(N3)는 턴온된다. 이에 따라, 노드(n8)의 전위는 노드(n6)의 전위와 동일하게 된다. 이때, NMOS트랜지스터(N6)도 노드(n1)의 전위에 의하여 턴온된 상태에 있게 된다.Since the potential of the node n1 is high level, the inverter IN5 outputs a low level signal, so that a high level signal appears at the node n7, and the NMOS transistor N3 is driven by the high level signal. Is turned on. Accordingly, the potential of the node n8 becomes equal to the potential of the node n6. At this time, the NMOS transistor N6 is also turned on by the potential of the node n1.
또한, 로우레벨의 입력데이타(Din)가 공급될 경우, 낸드게이트(ND2)는 로우레벨의 신호를 출력하고, 이에 따라 노드(10)는 하이레벨의 전위를 갖게 된다.In addition, when the low level input data Din is supplied, the NAND gate ND2 outputs a low level signal, and thus the node 10 has a high level potential.
이와 같이, 노드(8)의 전위는 로우레벨이 되고 노드(9)의 전위는 하이레벨이 되므로, NMOS트랜지스터(N8)는 턴오프되고 NMOS트랜지스터(N9)는 턴온된다. 그러므로, 로우레벨의 출력데이타(Dout)가 발생된다.In this way, since the potential of the node 8 goes low and the potential of the node 9 goes high, the NMOS transistor N8 is turned off and the NMOS transistor N9 is turned on. Therefore, low level output data Dout is generated.
한편, 하이레벨의 입력데이타(Din)가 공급될 경우, 낸드게이트(ND1) 및 인버터(IN1),(IN2)의 논리연산을 거쳐 노드(n1)에는 로우레벨의 신호가 나타난다. 그러므로, 인버터(IN3)는 하이레벨의 신호를 출력하고 인버터(IN4)는 로우레벨의 신호를 출력한다. 그리고, 노드(n4),(n4')의 전위는 각각 로우레벨 및 하이레벨이 된다. 그러므로, PMOS트랜지스터(P3),(P4)는 모두 턴온된다. 따라서, 노드(n8)의 전위는 고전압(Vpp)레벨을 갖는 하이레벨이 된다.On the other hand, when the high level input data Din is supplied, a low level signal is displayed at the node n1 through the logical operation of the NAND gate ND1 and the inverters IN1 and IN2. Therefore, inverter IN3 outputs a high level signal and inverter IN4 outputs a low level signal. The potentials of the nodes n4 and n4 'are at the low level and the high level, respectively. Therefore, the PMOS transistors P3 and P4 are both turned on. Therefore, the potential of the node n8 becomes a high level having a high voltage Vpp level.
노드(n1)의 전위가 로우레벨이므로, 인버터(IN5)는 하이레벨의 신호를 출력하고, 따라서 노드(n7)에는 로우레벨의 신호가 나타나며, 그 로우레벨의 신호에 의하여 NMOS트랜지스터(N3)는 턴오프된다. 이에 따라, 노드(n8)와 노드(n6)는 서로 격리된다. 이때, NMOS트랜지스터(N6)도 노드(n1)의 전위에 의하여 턴오프된다.Since the potential of the node n1 is low level, the inverter IN5 outputs a high level signal, so that a low level signal appears at the node n7, and the NMOS transistor N3 is driven by the low level signal. Is turned off. Accordingly, node n8 and node n6 are isolated from each other. At this time, the NMOS transistor N6 is also turned off by the potential of the node n1.
또한, 하이레벨의 입력데이타(Din)가 공급될 경우, 낸드게이트(ND2)는 하이레벨의 신호를 출력하고, 이에 따라 노드(10)는 로우레벨의 전위를 갖게 된다.In addition, when the high level input data Din is supplied, the NAND gate ND2 outputs a high level signal, so that the node 10 has a low level potential.
이와 같이, 노드(8)의 전위는 하이레벨이 되고 노드(9)의 전위는 로우레벨이 되므로, NMOS트랜지스터(N8)는 턴온되고 NMOS트랜지스터(N9)는 턴오프된다. 그러므로, 하이레벨의 출력데이타(Dout)가 발생된다.Thus, since the potential of the node 8 becomes high level and the potential of the node 9 becomes low level, the NMOS transistor N8 is turned on and the NMOS transistor N9 is turned off. Therefore, high level output data Dout is generated.
그러나, 상기와 같은 종래의 데이터 출력 버퍼는 3.3V 내지 5V의 구동전압에 의하여 동작되는데, 이러한 구동전압을 보다 더 낮출 수 있다면 소비전력 측면에서 대단히 유리하게 된다. 그런데, 종래의 데이터 출력 버퍼를 저전압, 예를 들어 1.5V에서 구동하면, 도 2에 도시된 바와 같이 입력데이타(Din)와 출력데이타(Dout)간에 지연이 심하게 나타나고 출력데이타(Dout)의 레벨도 원하는 출력레벨(1.5V)를 갖지 못하게 된다. 이것은, 강하된 구동전압이 MOS트랜지스터의 문턱전압(약0.7V)만큼의 전압강하를 보완하지 못하기 때문에 MOS트랜지스터를 충분히 턴온시키지 못하여 나타나는 현상이다. 따라서, 도 1과 같이 구성되는 종래의 데이터 출력 버퍼는 2V이하의 구동전압에는 적합하지 않다.However, such a conventional data output buffer is operated by a driving voltage of 3.3V to 5V. If the driving voltage can be lowered further, it is very advantageous in terms of power consumption. However, when the conventional data output buffer is driven at a low voltage, for example, 1.5V, as shown in FIG. 2, a delay occurs between the input data Din and the output data Dout, and the level of the output data Dout is also shown. You will not have the desired output level (1.5V). This is a phenomenon in which the MOS transistor is not sufficiently turned on because the dropped driving voltage does not compensate for the voltage drop by the threshold voltage (about 0.7 V) of the MOS transistor. Therefore, the conventional data output buffer configured as shown in FIG. 1 is not suitable for a driving voltage of 2V or less.
상기 구동전압을 보다 더 낮추기 위하여는 MOS트랜지스터의 사이즈를 줄여서 전체적인 칩사이즈를 작게하는 방법이 채택되고 있다. 그러나 이러한 방법은 공정상의 문제로 인해 근본적인 한계가 있기 때문에, 적절한 회로설계로써 공정상의 한계를 극복할 수 있는 기술이 지속적으로 요구되고 있다.In order to further reduce the driving voltage, a method of reducing the overall chip size by reducing the size of the MOS transistor has been adopted. However, since these methods have fundamental limitations due to process problems, there is a continuous demand for technology that can overcome process limitations with proper circuit design.
따라서, 본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체공정을 별도로 개선하지 않고 저전압에 의하여 안정적으로 구동시킬 수 있는 데이터 출력 버퍼를 제공함을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a data output buffer that can be stably driven by a low voltage without separately improving a semiconductor process.
도 1은 종래의 데이터 출력 버퍼의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional data output buffer.
도 2는 도 2의 회로의 동작을 저전압에서 시뮬레이션한 그래프.FIG. 2 is a graph simulating the operation of the circuit of FIG. 2 at low voltage. FIG.
도 3은 본 발명에 따른 데이터 출력 버퍼의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of a data output buffer according to the present invention;
도 4는 도 3의 회로의 동작을 저전압에서 시뮬레이션한 그래프.4 is a graph simulating the operation of the circuit of FIG. 3 at low voltage.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10:인버터 11,18,151:PMOS트랜지스터10: Inverter 11, 18, 151: PMOS transistor
12:제1부트스트랩부 14:풀다운트랜지스터12: 1st bootstrap 14: pull-down transistor
15:제2부트스트랩부 13,17,121:NMOS트랜지스터15: Bootstrap 2, 13, 17, 121: NMOS transistor
16:풀업트랜지스터16: pull-up transistor
이와 같은 목적을 달성하기 위한 본 발명은 입력데이타를 입력받는 인버터; 상기 입력데이타에 의하여 구동되고 전원전압을 공급받는 PMOS트랜지스터; 상기 입력데이타에 의하여 구동되고 접지된 NMOS트랜지스터; 상기 입력데이타 및 상기 인버터의 출력신호에 따라 동작하는 제1 및 제2부트스트랩부; 그 제1부트스트랩부에 연결된 풀다운트랜지스터; 상기 제2부트스트랩부에 연결된 풀업트랜지스터; 상기 제1 및 제2부트스트랩부의 동작상태에 따라 하이레벨 또는 로우레벨을 갖는 출력데이타를 발생하는 출력부;를 포함하여 구성되는 것을 특징으로 한다.The present invention for achieving the above object is an inverter for receiving input data; A PMOS transistor driven by the input data and supplied with a power supply voltage; An NMOS transistor driven and grounded by the input data; First and second bootstrap units operating according to the input data and an output signal of the inverter; A pull-down transistor connected to the first bootstrap portion; A pull-up transistor connected to the second bootstrap portion; And an output unit configured to generate output data having a high level or a low level according to the operating states of the first and second bootstrap units.
이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
본 발명에 따른 데이터 출력 버퍼는 도 3에 도시된 바와 같이, 입력데이타(Din)를 입력받는 인버터(10)와, 입력데이타(Din)에 의하여 구동되는 PMOS트랜지스터(11) 및 NMOS트랜지스터(16)와, 입력데이타(Din) 및 상기 인버터(10)의 출력신호에 따라 동작하는 제1 및 제2부트스트랩(bootstrap)부(12),(15)와, 그 제1부트스트랩부(12)에 연결된 풀다운트랜지스터(13)와, 상기 제2부트스트랩부(15)에 연결된 풀업트랜지스터(14)와, 상기 제1 및 제2부트스트랩부(12),(15)의 동작상태에 따라 하이레벨 또는 로우레벨을 갖는 출력데이타(Dout)를 발생하는 출력부(20)로 구성된다. 상기 출력데이타(Dout)라인에는 바이패스용 커패시터(C)가 병렬연결되어 있다.As shown in FIG. 3, the data output buffer according to the present invention includes an inverter 10 receiving input data Din, a PMOS transistor 11 and an NMOS transistor 16 driven by the input data Din. And first and second bootstrap portions 12 and 15 that operate in accordance with the input data Din and the output signal of the inverter 10, and the first bootstrap portion 12. According to the operation state of the pull-down transistor 13 connected, the pull-up transistor 14 connected to the second bootstrap section 15, and the first and second bootstrap sections 12 and 15, The output unit 20 generates output data Dout having a low level. The bypass capacitor C is connected in parallel to the output data line Dout.
상기 제1부트스트랩부(12)는 입력데이타(Din)에 의하여 구동되는 NMOS트랜지스터(121)와, 그 NMOS트랜지스터(121)와 상기 인버터(10)의 출력단자 사이에 연결되고, 상기 풀다운트랜지스터(13)와 병렬연결되는 커패시터(122)로 구성된다.The first bootstrap portion 12 is connected between an NMOS transistor 121 driven by an input data Din, the NMOS transistor 121 and an output terminal of the inverter 10, and the pull-down transistor (12). 13 and a capacitor 122 connected in parallel.
상기 제2부트스트랩부(15)는 입력데이타(Din)에 의하여 구동되는 PMOS트랜지스터(151)와, 그 NMOS트랜지스터(151)와 상기 인버터(10)의 출력단자 사이에 연결되고, 상기 풀업트랜지스터(14)와 병렬연결되는 커패시터(152)로 구성된다.The second bootstrap unit 15 is connected between the PMOS transistor 151 driven by the input data Din, the NMOS transistor 151 and the output terminal of the inverter 10, and the pull-up transistor 14 and a capacitor 152 connected in parallel.
상기 출력부(20)는 상기 PMOS트랜지스터(11)와 상기 제1부트스트랩부(12) 사이에 연결된 게이트를 가지고 전원전압을 공급하는 PMOS트랜지스터(18)와, 그 PMOS트랜지스터(18)와 직렬연결되고 상기 NMOS트랜지스터(11)와 상기 제2부트스트랩부(15) 사이에 연결된 게이트를 가지며 접지된 NMOS트랜지스터(17)로 구성된다.The output section 20 has a gate connected between the PMOS transistor 11 and the first bootstrap section 12 to supply a power supply voltage to the PMOS transistor 18 and the PMOS transistor 18 connected in series. And an NMOS transistor 17 having a gate connected between the NMOS transistor 11 and the second bootstrap portion 15 and grounded.
이와 같이 구성되는 본 발명에 따른 데이터 출력 버퍼의 동작을 도 3 및 도 4를 참조하여 설명하면 다음과 같다.The operation of the data output buffer according to the present invention configured as described above will be described with reference to FIGS. 3 and 4.
먼저, 로우레벨의 입력데이타(Din)가 공급될 경우, PMOS트랜지스터(11)는 턴온되고 NMOS트랜지스터(16)는 턴오프되고, 제1부트스트랩부(12)의 NMOS트랜지스터(121)는 턴오프되며, 제2부트스트랩부(15)의 PMOS트랜지스터(151)는 턴온된다. 이때, 인버터(10)는 하이레벨의 신호를 제1부트스트랩부(12) 및 제2부트스트랩부(15), 풀다운트랜지스터(13) 및 풀업프랜지스터(14)의 게이트에 각각 인가한다. 그러므로, 풀다운트랜지스터(13)는 턴온되지만 풀업프랜지스터(14)는 턴오프되며, 제1부트스트랩부(12) 및 제2부트스트랩부(15)의 커패시터(122),(152)는 하이레벨의 전압으로 충전된다. 여기서, 제1부트스트랩부(12) 및 제2부트스트랩부(15)는 MOS트랜지스터의 문턱전압으로 인한 전압강하를 보완하는 역할을 한다.First, when the low-level input data Din is supplied, the PMOS transistor 11 is turned on, the NMOS transistor 16 is turned off, and the NMOS transistor 121 of the first bootstrap portion 12 is turned off. The PMOS transistor 151 of the second bootstrap portion 15 is turned on. In this case, the inverter 10 applies a high level signal to the gates of the first bootstrap section 12 and the second bootstrap section 15, the pull-down transistor 13, and the pull-up transistor 14, respectively. Therefore, the pull-down transistor 13 is turned on but the pull-up transistor 14 is turned off, and the capacitors 122 and 152 of the first bootstrap section 12 and the second bootstrap section 15 are at a high level. Is charged to a voltage of. Here, the first bootstrap portion 12 and the second bootstrap portion 15 serves to compensate for the voltage drop due to the threshold voltage of the MOS transistor.
출력부(20)의 PMOS트랜지스터(18)는 그 게이트로 PMOS트랜지스터(11)를 통??여 하이레벨의 전원전압을 공급받으므로 턴오프되고, NMOS트랜지스터(17)의 게이트에는 전원전압의 레벨까지 부트스트랩된 신호가 제2부트스트랩부(15)로부터 인가되어 NMOS트랜지스터(17)는 턴온된다.The PMOS transistor 18 of the output unit 20 is turned off because the gate is supplied with a high level power supply voltage through the PMOS transistor 11 to the gate thereof, and the level of the power supply voltage is supplied to the gate of the NMOS transistor 17. The bootstrapping signal is applied from the second bootstrap section 15 so that the NMOS transistor 17 is turned on.
결과적으로, 출력부(20)는 로우레벨의 출력데이타(Dout)를 발생한다.As a result, the output unit 20 generates low level output data Dout.
한편, 하이레벨의 입력데이타(Din)가 공급될 경우, PMOS트랜지스터(11)는 턴오프되고 NMOS트랜지스터(16)는 턴온되고, 제1부트스트랩부(12)의 NMOS트랜지스터(121)는 턴온되며, 제2부트스트랩부(15)의 PMOS트랜지스터(151)는 턴오프된다. 이때, 인버터(10)는 로우레벨의 신호를 제1부트스트랩부(12) 및 제2부트스트랩부(15), 풀다운트랜지스터(13) 및 풀업프랜지스터(14)의 게이트에 각각 인가한다. 그러므로, 풀다운트랜지스터(13)는 턴오프되고 풀업프랜지스터(14)는 턴온된다.On the other hand, when the high level input data Din is supplied, the PMOS transistor 11 is turned off and the NMOS transistor 16 is turned on, and the NMOS transistor 121 of the first bootstrap portion 12 is turned on. The PMOS transistor 151 of the second bootstrap portion 15 is turned off. In this case, the inverter 10 applies a low level signal to the gates of the first bootstrap section 12 and the second bootstrap section 15, the pull-down transistor 13, and the pull-up transistor 14, respectively. Therefore, pull-down transistor 13 is turned off and pull-up transistor 14 is turned on.
따라서,제1부트스트랩부(12) 및 제2부트스트랩부(15)의 커패시터(122),(152)는 방전되어, 출력부(20)의 PMOS트랜지스터(18)의 게이트에는 로우레벨의 신호가 인가된다. 그리고, 풀업트랜지스터(14)는 턴온되지만 제2부트스트랩부(15)의 PMOS트랜지스터(151)는 턴오프되므로, 출력부(20)의 NMOS트랜지스터(17)는 턴오프된다.Accordingly, the capacitors 122 and 152 of the first bootstrap section 12 and the second bootstrap section 15 are discharged, and a low level signal is applied to the gate of the PMOS transistor 18 of the output section 20. Is applied. In addition, although the pull-up transistor 14 is turned on, the PMOS transistor 151 of the second bootstrap unit 15 is turned off, and thus the NMOS transistor 17 of the output unit 20 is turned off.
결과적으로, 출력부(20)는 PMOS트랜지스터(18)를 통하여 공급된 하이레벨의출력데이타(Dout)를 발생한다.As a result, the output unit 20 generates high level output data Dout supplied through the PMOS transistor 18.
도 4는 도 3과 같이 구성되는 3.3V의 구동전압을 갖는 출력버퍼 회로를 1.5V의 구동전압으로 시뮬레이션한 결과이다. 도 4에 도시된 바와 같이, 출력데이타(Dout)은 I.5V의 하이레벨을 가질 수 있고 또한 입력데이타(Din)와 출력데이타(Dout)간의 시간지연도 상대적으로 감소함을 알 수 있다.4 is a result of simulating an output buffer circuit having a driving voltage of 3.3V configured as shown in FIG. 3 with a driving voltage of 1.5V. As shown in FIG. 4, it can be seen that the output data Dout may have a high level of 1.5 V and the time delay between the input data Din and the output data Dout also decreases relatively.
이상에서 살펴 본 바와 같이, 본 발명은 부트스트랩용의 커패시터 및 트랜지스터를 구비하여, MOS트랜지스터의 문턱전압을 인한 전압강하가 다음단으로 전달되지 않도록 한다. 따라서, 본 발명에 의하면, 3.3V의 구동전압용으로 개발된 출력버퍼회로를 1.5V용으로 설계할 수 있고, 트랜지스터의 사이즈를 줄여서 구동전압을 낮추는 공정개발이 필요하지 않게 되어 기존의 설비 및 설계방법을 그대로 이용할 수 있다. 또한, 본 발명에 의한 데이터 출력 버퍼는 3.3V 및 1,5V에서 모두 동작가능하기 때문에 회로의 동작 안정성을 높일 수 있다.As described above, the present invention includes a capacitor and a transistor for bootstrap, so that the voltage drop due to the threshold voltage of the MOS transistor is not transmitted to the next stage. Therefore, according to the present invention, the output buffer circuit developed for the driving voltage of 3.3V can be designed for 1.5V, and the process development for reducing the driving voltage by reducing the size of the transistor is not required, so that the existing equipment and design The method can be used as it is. In addition, since the data output buffer according to the present invention can operate at 3.3V and 1,5V, the operation stability of the circuit can be improved.
Claims (4)
Priority Applications (1)
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| KR1019990033928A KR100313085B1 (en) | 1999-08-17 | 1999-08-17 | Data output buffer |
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| KR1019990033928A KR100313085B1 (en) | 1999-08-17 | 1999-08-17 | Data output buffer |
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