KR20040024670A - Method of manufacturing semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims abstract description 55
- 238000005530 etching Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 230000006378 damage Effects 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 3
- -1 nitride nitride Chemical class 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 게이트 형성시의 식각 데미지 발생을 방지하면서 공정 단순화를 얻기 위한 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for obtaining process simplification while preventing etching damage during gate formation.
주지된 바와 같이, 게이트 스페이서는 단채널효과를 방지하기 위한 하나의 방법인 LDD(Lightly Doped Drain)의 형성을 위해 제안되었다. 그런데, 반도체 소자의 고집적화의 요구에 따라 다양한 공정 기술들이 개발되면서 상기 게이트 스페이서는 LDD 영역을 형성하기 위한 기능 이외에 인접 게이트 전극들간의 전기적 차단 수단으로서의 기능을 행하게 되었다.As is well known, gate spacers have been proposed for the formation of Lightly Doped Drain (LDD), which is one method for preventing short channel effects. However, as various process technologies have been developed in accordance with the demand for high integration of semiconductor devices, the gate spacer functions as an electrical blocking means between adjacent gate electrodes in addition to a function for forming an LDD region.
즉, 상기 게이트 스페이서는 자기정렬콘택(Self-Aligned Contact) 공정이 적용되는 반도체 제조 공정에서 LDD 영역의 형성 수단으로서 보다는 인접 게이트 전극들간의 전기적 차단 수단으로서의 기능에 더 큰 의미가 부여되고 있다.That is, the gate spacer is given more meaning to the function as an electrical blocking means between adjacent gate electrodes than as a means for forming an LDD region in a semiconductor manufacturing process to which a self-aligned contact process is applied.
이와 같은 게이트 스페이서를 형성하기 위해, 종래에는 게이트 전극이 형성된 실리콘 기판 상에 스페이서 물질로서 질화막을 질화막을 증착한 후, 이를 블랭킷(blanket) 식각하고 있다.In order to form such a gate spacer, conventionally, a nitride film is deposited on a silicon substrate on which a gate electrode is formed as a spacer material, and then a blanket is etched.
이하에서는 첨부된 도 1a 내지 도 1d를 참조해서 종래의 게이트 스페이서를 포함한 게이트 형성방법을 설명하도록 한다.Hereinafter, a gate forming method including a conventional gate spacer will be described with reference to FIGS. 1A to 1D.
먼저, 도 1a에 도시된 바와 같이, 소자분리막(2)을 구비한 반도체 기판(1) 상에 게이트 산화막(3)과 게이트 도전막인 폴리실리콘막(4) 및 캡핑(capping)용 질화막(5)을 차례로 증착한다. 그런다음, 공지의 포토 공정에 따라 상기 캡핑용 질화막(5) 상에 게이트 형성 영역을 한정하는 감광막 패턴(6)을 형성한다.First, as shown in FIG. 1A, a gate oxide film 3, a polysilicon film 4 as a gate conductive film, and a capping nitride film 5 are formed on a semiconductor substrate 1 having the device isolation film 2. ) In order. Then, a photosensitive film pattern 6 defining a gate formation region is formed on the capping nitride film 5 according to a known photo process.
이어서, 도 1b에 도시된 바와 같이, 감광막 패턴을 식각 장벽으로 이용하여 그 아래의 캡핑용 질화막(5)을 식각한다. 그런다음, 식각된 캡핑용 질화막(5)을 이용해서 폴리실리콘막(4) 및 게이트 산화막(3)을 건식 식각하고, 이를 통해, 수 개의 게이트(7)를 형성한다. 그 다음, 잔류된 감광막 패턴을 제거한다.Subsequently, as shown in FIG. 1B, the capping nitride film 5 below is etched using the photoresist pattern as an etching barrier. Thereafter, the polysilicon film 4 and the gate oxide film 3 are dry-etched using the etched capping nitride film 5, whereby several gates 7 are formed. Then, the remaining photoresist pattern is removed.
다음으로, 도 1c에 도시된 바와 같이, 수 개의 게이트(7)가 형성된 기판(1)의 전 영역 상에 스페이서 물질로서 질화막(8)을 증착한다.Next, as shown in FIG. 1C, the nitride film 8 is deposited as a spacer material on the entire region of the substrate 1 on which several gates 7 are formed.
그런다음, 도 1d에 도시된 바와 같이, 상기 질화막에 대한 블랭킷(blanket) 식각을 행하여 각 게이트(7)의 양측벽에 게이트 스페이서(8a)를 형성한다.Then, as shown in FIG. 1D, a blanket etching is performed on the nitride film to form gate spacers 8a on both side walls of the gates 7.
그러나, 전술한 종래의 게이트 형성방법은 폴리실리콘막 및 게이트 산화막의 건식 식각시, 산화막 대비 폴리실리콘막의 선택비 차이로 인해 기판, 즉, 기판 액티브층 표면에서의 식각 데미지가 발생될 수 있으며, 이로 인해, 제조수율은 물론 정전 파괴 등의 소자 특성이 저하되는 문제점이 있다.However, the above-described conventional gate forming method may cause etching damage on the surface of the substrate, that is, the substrate active layer, due to the difference in selectivity of the polysilicon film to the oxide film during dry etching of the polysilicon film and the gate oxide film. Therefore, there is a problem in that the device yield such as electrostatic breakdown, as well as manufacturing yield.
또한, 종래의 게이트 형성방법은 게이트와 게이트 스페이서를 개별 공정을 통해 각각 형성하므로, 공정상의 번거로움이 있다.In addition, in the conventional gate forming method, since the gate and the gate spacer are respectively formed through separate processes, there is a process inconvenience.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트 형성시의 식각 데미지 발생을 방지하면서 공정 단순화를 이룰 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of simplifying the process while preventing the occurrence of etching damage during gate formation.
도 1a 내지 도 1d는 종래의 게이트 스페이서를 포함한 게이트 형성방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a gate forming method including a conventional gate spacer.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film
23 : 스페이서용 질화막 23a : 질화막 패턴23 nitride film for spacer 23a nitride film pattern
24 : 제1감광막 패턴 25 : 게이트 산화막24: first photosensitive film pattern 25: gate oxide film
26 : 폴리실리콘막 27 : 캡핑용 질화막26 polysilicon film 27 nitride film for capping
28 : 제2감광막 패턴 30 : 게이트28 second photosensitive film pattern 30 gate
31 : 게이트 스페이서31: gate spacer
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 반도체 기판 상에 스페이서용 질화막을 증착하는 단계; 상기 질화막을 패터닝하여 게이트 형성 영역들 사이의 기판 부분 상에 질화막 패턴을 형성하는 단계; 상기 질화막 패턴들 사이의 기판 표면 상에 게이트 산화막을 형성하는 단계; 상기 질화막 패턴들 사이 영역이 완전 매립되도록 상기 단계까지의 기판 결과물 상에 게이트 도전막을 증착하는 단계; 상기 질화막 패턴이 노출되도록 상기 게이트 도전막을 전면 식각하는 단계; 상기 게이트 도전막과 질화막 패턴 상에 캡핑용 질화막과 게이트 형성 영역을 가리는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 이용해서 상기 캡핑용 질화막을 식각하여 게이트를 형성하는 단계; 및 상기 캡핑용 질화막이 식각되어 노출된 질화막 패턴을 식각하여 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of: depositing a nitride film for a spacer on a semiconductor substrate having a device isolation film; Patterning the nitride film to form a nitride film pattern on a portion of a substrate between gate formation regions; Forming a gate oxide film on a substrate surface between the nitride film patterns; Depositing a gate conductive film on the substrate product up to the step such that the region between the nitride film patterns is completely filled; Etching the entire gate conductive layer to expose the nitride layer pattern; Sequentially forming a capping nitride film and a photosensitive film pattern covering a gate formation region on the gate conductive film and the nitride film pattern; Etching the capping nitride layer using the photoresist pattern to form a gate; And etching the exposed nitride layer pattern by etching the capping nitride layer to form gate spacers on both sidewalls of the gate.
여기서, 상기 캡핑용 질화막을 식각하는 단계와 상기 질화막 패턴을 스페이서 식각하는 단계는 바람직하게 1회의 식각 공정으로 동시에 수행한다.Here, the etching of the capping nitride film and the spacer etching of the nitride film pattern are preferably performed simultaneously in one etching process.
본 발명에 따르면, 게이트를 CMP 또는 에치백을 통해 형성하기 때문에 식각 데미지의 발생을 방지할 수 있으며, 또한, 게이트와 게이트 스페이서를 1회의 식각 공정을 통해 동시에 형성하므로 공정 단순화를 이룰 수 있다.According to the present invention, since the gate is formed through CMP or etch back, etching damage can be prevented, and the gate and the gate spacer are simultaneously formed through one etching process to simplify the process.
(실시예)(Example)
이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(21)의 적소에 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막(22)을 형성한다. 그런다음, 상기 기판(21) 상에 스페이서용 질화막(23)을 증착하고, 이어서, 네가티브(negative) 감광막을 이용해서 상기 스페이서용 질화막(23) 상에 게이트 형성 영역을 가리는 제1감광막 패턴(24)을 형성한다.Referring to FIG. 2A, a trench isolation device 22 is formed in place on the semiconductor substrate 21 to define an active region according to a known shallow trench isolation (STI) process. Thereafter, a nitride nitride film 23 for spacers is deposited on the substrate 21, and then, a first photosensitive film pattern 24 covering a gate forming region on the spacer nitride film 23 using a negative photosensitive film. ).
도 2b를 참조하면, 제1감광막 패턴을 식각 장벽으로 이용해서 그 아래의 스페이서용 질화막을 식각한다. 그런다음, 상기 제1감광막 패턴을 제거하고, 이 결과로서, 게이트 형성 영역들 사이의 기판 부분 상에 질화막 패턴(23a)을 형성한다.Referring to FIG. 2B, the nitride nitride film for the spacer is etched using the first photoresist pattern as an etch barrier. Then, the first photoresist film pattern is removed, and as a result, a nitride film pattern 23a is formed on the substrate portion between the gate formation regions.
도 2c를 참조하면, 질화막 패턴들(23a) 사이의 노출된 기판 부분 상에 열산화 또는 증착 공정을 통해 게이트 산화막(25)을 형성한다. 그런다음, 상기 단계까지의 기판 결과물 상에 질화막 패턴들(23a) 사이 영역이 완전 매립되도록 두껍게 게이트용 도전막인 폴리실리콘막(26)을 증착하고, 이어서, 상기 질화막 패턴(23a)이 노출되도록 상기 폴리실리콘막(26)을 전면 식각, 즉, CMP(Chemical Mechanical Polishing) 또는 에치백(etch back)한다.Referring to FIG. 2C, the gate oxide layer 25 is formed on the exposed substrate portion between the nitride layer patterns 23a through a thermal oxidation or deposition process. Then, the polysilicon film 26, which is a gate conductive film, is deposited thickly so that the region between the nitride film patterns 23a is completely filled on the substrate resultant up to the above step, and then the nitride film pattern 23a is exposed. The polysilicon layer 26 is etched entirely, that is, chemical mechanical polishing (CMP) or etch back (etch back).
여기서, 상기 CMP 또는 에치백된 폴리실리콘막(26)은 그 패터닝을 위해 플라즈마 식각이 이루어지지 않으며, 그래서, 그 아래의 게이트 산화막에 영향을 주지 않는다. 따라서, 본 발명의 방법은 종래의 문제점으로 언급된 식각 데미지를 초래하지 않는 바, 정전 파괴와 같은 소자 특성 및 신뢰성 저하를 유발하지 않는다.Here, the CMP or etched back polysilicon film 26 is not plasma etched for its patterning, and thus does not affect the gate oxide film below it. Thus, the method of the present invention does not cause etching damage mentioned as a conventional problem, and does not cause deterioration of device characteristics and reliability such as electrostatic destruction.
계속해서, 상기 CMP 또는 에치백된 폴리실리콘막(26)과 질화막 패턴(23a) 상에 캡핑용 질화막(27)을 증착하고, 그런다음, 상기 캡핑용 질화막(27) 상에 게이트 형성 영역을 가리는 제2감광막 패턴(28)을 형성한다.Subsequently, a capping nitride film 27 is deposited on the CMP or etched back polysilicon film 26 and the nitride film pattern 23a, and then a gate forming region is covered on the capping nitride film 27. The second photosensitive film pattern 28 is formed.
도 2d를 참조하면, 제2감광막 패턴을 식각 장벽으로 이용해서 노출된 캡핑용 질화막 부분을 식각하고, 이를 통해, 게이트(30)를 형성한다. 그런다음, 캡핑용 질화막(27)이 식각되어 노출된 질화막 패턴을 스페이서 식각하여 상기 게이트(30)의 양측벽에 게이트 스페이서(31)를 형성하고, 이어, 잔류된 제2감광막 패턴을 제거함으로써, 본 발명에 따른 게이트 스페이서(31)를 갖는 게이트(30)의 형성을 완성한다.Referring to FIG. 2D, the exposed capping nitride layer portion is etched using the second photoresist layer pattern as an etch barrier, thereby forming the gate 30. Thereafter, the capping nitride layer 27 is etched to expose the nitride layer pattern, thereby forming gate spacers 31 on both side walls of the gate 30, and then removing the remaining second photoresist layer pattern. The formation of the gate 30 having the gate spacer 31 according to the present invention is completed.
여기서, 본 발명의 방법은 게이트(30)와 게이트 스페이서(31)를 동시에 형성하므로, 보다 정확하게는, 캡핑용 질화막의 식각과 스페이서 식각을 1회의 식각 공정으로 수행하므로, 종래와 비교해서 공정 단순화를 얻을 수 있다.Here, since the method of the present invention forms the gate 30 and the gate spacer 31 at the same time, more precisely, since the etching and the spacer etching of the capping nitride film are performed in one etching process, the process simplification compared to the conventional method is simplified. You can get it.
이상에서와 같이, 본 발명은 게이트 형성전에 스페이서용 질화막을 형성하여 게이트의 형성을 플라즈마 식각이 아닌 CMP 또는 에치백을 통해 형성되도록 하기 때문에 게이트 형성시의 식각 데미지 발생을 방지할 수 있으며, 그래서, 소자 특성 및 신뢰성을 확보할 수 있다.As described above, the present invention forms a nitride film for spacers before the gate is formed so that the gate is formed through CMP or etch back instead of plasma etching, thereby preventing the occurrence of etching damage during the gate formation. Device characteristics and reliability can be secured.
또한, 본 발명은 게이트와 게이트 스페이서를 1회의 식각 공정을 통해 동시에 형성하므로, 공정 단순화를 얻을 수 있다.In addition, in the present invention, since the gate and the gate spacer are simultaneously formed through one etching process, the process may be simplified.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020056075A KR20040024670A (en) | 2002-09-16 | 2002-09-16 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020056075A KR20040024670A (en) | 2002-09-16 | 2002-09-16 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040024670A true KR20040024670A (en) | 2004-03-22 |
Family
ID=37327713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020056075A KR20040024670A (en) | 2002-09-16 | 2002-09-16 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040024670A (en) |
-
2002
- 2002-09-16 KR KR1020020056075A patent/KR20040024670A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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