KR20040023298A - Etching method of pad portion in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 패드부 식각방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of etching a pad portion of a semiconductor device.
반도체 소자가 고집적화되면서 비트 라인[패드용 폴리실리콘막이나 퓨즈(fuse)로도 사용됨] 위의 패시베이션막(passivation layer)의 두께는 점점 증가하기 때문에, 패드부(pad portion) 식각 후에 상기 비트 라인 위에 남아있는 평탄화 절연막의 두께를 일정하게 유지하는 것은 매우 어렵게 되었다. 이에 따라, 반도체 소자 제조 공정 후 리페어(repair)를 위한 튜즈부 레이저 커팅공정시 평탄화 절연막의 두께 단차에 의하여 결함이 많이 발생한다. 이러한 문제를 해결하기 위해 폴리실리콘 식각 스톱퍼(polysilicon etching stopper)를 도입하게 되었다.As the semiconductor device is highly integrated, the thickness of the passivation layer on the bit line (also used as a polysilicon film or a fuse for a pad) gradually increases, and thus remains on the bit line after pad portion etching. It has become very difficult to keep the thickness of the planarization insulating film constant. Accordingly, a large number of defects are generated due to the thickness step of the planarization insulating layer during the laser cutting process of the tube part for repair after the semiconductor device manufacturing process. To solve this problem, a polysilicon etching stopper has been introduced.
도 1은 일반적으로 폴리실리콘 식각 스톱퍼를 구비하는 반도체 소자의 패드부의 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a structure of a pad portion of a semiconductor device generally including a polysilicon etch stopper.
구체적으로, 일반적인 반도체 소자의 패드부는 하부에 트랜지스터, 커패시터 등의 구조물이 형성된 반도체 기판(미도시) 상에 형성된 패드용 폴리실리콘막(10, B-POLY,비트 라인이나 퓨즈로도 사용됨)을 포함한다. 더하여, 상기 패드용 폴리실리콘막(10) 상에 BPSG막(12)과, HTO(high temperature oxide) 및 SiN막(14)으로 이루어진 제1 평탄화 절연막(16)이 형성되어 있다.Specifically, the pad portion of a general semiconductor device includes a pad polysilicon film 10 (B-POLY, also used as a bit line or a fuse) formed on a semiconductor substrate (not shown) in which structures such as transistors and capacitors are formed below. do. In addition, a first planarization insulating film 16 including a BPSG film 12, a high temperature oxide (HTO), and a SiN film 14 is formed on the pad polysilicon film 10.
그리고, 상기 제1 평탄화 절연막(16) 상에는 폴리실리콘 식각 스톱퍼(P-POLY, 18)가 형성되어 있다. 상기 폴리실리콘 식각 스톱퍼(18) 상에 BPSG(borophosphosilicate glass)막(20), P-TEOS(plasma-tetraethyl orthosilicate)막(22), FOX(flowable oxide)막(24), P-TEOS막(26)으로 이루어진 제2 평탄화 절연막(28)이 형성되어 있다. 상기 제2 평탄화 절연막(28) 상에는 HDP(high density plasma) 산화막(30) 및 SiN막(32)으로 이루어진패시베이션막(34)이 형성되어 있다.A polysilicon etch stopper P-POLY 18 is formed on the first planarization insulating layer 16. The borophosphosilicate glass (BPSG) film 20, the plasma-tetraethyl orthosilicate (P-TEOS) film 22, the flowable oxide film 24, and the P-TEOS film 26 on the polysilicon etch stopper 18. A second planarization insulating film 28 made of) is formed. A passivation film 34 made of a high density plasma (HDP) oxide film 30 and a SiN film 32 is formed on the second planarization insulating film 28.
도 2는 도 1의 폴리실리콘 식각 스톱퍼를 구비하는 종래의 반도체 소자의 패드부 식각 방법을 도시한 흐름도이다.FIG. 2 is a flowchart illustrating a method of etching a pad part of a conventional semiconductor device having the polysilicon etch stopper of FIG. 1.
구체적으로, 도 1의 반도체 소자의 패드부 식각 방법은 먼저 폴리실리콘 식각스톱퍼(18)를 식각 저지층으로 하여 상기 패시베이션막(34) 및 제2 평탄화 절연막(28)을 순차적으로 식각하는 1차 식각 공정을 진행한다. 상기 제1차 식각 공정은 산화막 식각 레시피를 이용하여 산화막 식각 장비로 수행한다(스텝 100, 도 1의 S1 스텝).Specifically, in the method of etching the pad part of the semiconductor device of FIG. 1, first, the first etching process sequentially etching the passivation layer 34 and the second planarization insulating layer 28 using the polysilicon etch stopper 18 as an etch stop layer. Proceed with the process. The first etching process is performed by the oxide film etching equipment using the oxide film etching recipe (step 100, step S1 of FIG. 1).
다음에, 상기 폴리실리콘 식각스톱퍼(18) 및 제1 평탄화 절연막(16)을 식각하는 2차 식각 공정을 진행하여 패드용 폴리실리콘막(10)을 오픈한다. 이때, 상기 패드용 폴리실리콘막(10) 상에 형성된 BPSG막(12)은 일부 남기도록 식각한다. 상기 제2차 식각 공정은 폴리실리콘막 식각 레시피를 이용하여 폴리실리콘막 식각 장비로 수행한다(스텝 120, 도 1의 S2 스텝).Next, a second etching process of etching the polysilicon etch stopper 18 and the first planarization insulating layer 16 is performed to open the pad polysilicon film 10. At this time, the BPSG film 12 formed on the pad polysilicon film 10 is etched to leave a part. The second etching process is performed using a polysilicon film etching equipment using a polysilicon film etching recipe (step 120, S2 step of Figure 1).
이와 같은 종래의 반도체 소자의 패드부의 식각 방법은 폴리실리콘 식각 스톱퍼에서 1차로 식각을 저지한 다음 제1 평탄화 절연막을 식각하기 때문에 패드용 폴리실리콘막 상에 형성되는 BPSG막(12)의 두께를 균일하게 할 수 있어 튜즈부 레이저 커팅시 두께 단차에 의한 결함 발생 빈도의 증가를 억제할 수 있다.In the conventional etching method of the pad part of the semiconductor device, the polysilicon etch stopper prevents primary etching and then etches the first planarization insulating film so that the thickness of the BPSG film 12 formed on the pad polysilicon film is uniform. It is possible to suppress the increase in the frequency of occurrence of defects due to the thickness step during the laser cutting of the tube portion.
그러나, 종래의 반도체 소자의 패드부 식각 방법은 앞서 상술한 바와 같이 상기 패시베이션막(34) 및 제2 평탄화 절연막(28)을 순차적으로 식각하는 1차 식각 공정 및 상기 폴리실리콘 식각스톱퍼(18), 제1 평탄화 절연막(16)을 식각하는 2차식각 공정으로 이루어지기 때문에 각 공정에서 공정 대기 시간이 증가하고 공정이 복잡하여 생산성 측면에서는 매우 불리하다.However, in the method of etching a pad part of a conventional semiconductor device, as described above, the first etching process and the polysilicon etch stopper 18 which sequentially etch the passivation film 34 and the second planarization insulating film 28, Since the first planarization insulating layer 16 is etched in a secondary etching process, the process waiting time increases in each process and the process is complicated, which is very disadvantageous in terms of productivity.
따라서, 본 발명이 이루고자 하는 기술적 과제는 식각 공정의 공정 대기 시간을 줄여 생산성을 향상시킬 수 있는 반도체 소자의 패드부 식각 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a method of etching a pad part of a semiconductor device capable of improving productivity by reducing process waiting time of an etching process.
도 1은 일반적으로 폴리실리콘 식각 스톱퍼를 구비하는 반도체 소자의 패드부의 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a structure of a pad portion of a semiconductor device generally including a polysilicon etch stopper.
도 2는 도 1의 폴리실리콘 식각 스톱퍼를 구비하는 종래의 반도체 소자의 패드부 식각 방법을 도시한 흐름도이다.FIG. 2 is a flowchart illustrating a method of etching a pad part of a conventional semiconductor device having the polysilicon etch stopper of FIG. 1.
도 3은 본 발명에 의한 반도체 소자의 패드부 식각 방법을 도시한 흐름도이다.3 is a flowchart illustrating a method of etching a pad part of a semiconductor device according to the present invention.
도 4는 본 발명에 따라 인시츄 레시피를 이용한 패드부의 식각 방법의 일예를 도시한 흐름도이다.4 is a flowchart illustrating an example of an etching method of a pad unit using an in-situ recipe according to the present invention.
도 5는 본 발명에 따라 인시츄 레시피를 이용한 패드부의 식각 방법의 다른 예를 도시한 흐름도이다.5 is a flowchart illustrating another example of an etching method of a pad unit using an in-situ recipe according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 패드부 식각 방법은 반도체 기판 상에 패드용 폴리실리콘막, 제1 평탄화 산화막, 폴리실리콘 식각 스토퍼, 제2 평탄화 산화막 및 패시베이션막이 순차적으로 형성된 반도체 소자의 패드부를 형성한다. 이어서, 상기 패시베이션막, 제2 평탄화 산화막, 폴리실리콘 식각 스토퍼, 제1 평탄화 산화막을 인시츄 레시피를 이용한 하나의 식각 장비로 식각하여 상기 패드용 폴리실리콘막을 오픈하여 완성한다.In order to achieve the above technical problem, the pad portion etching method of the semiconductor device of the present invention is a semiconductor in which a polysilicon film for a pad, a first planarization oxide film, a polysilicon etch stopper, a second planarization oxide film and a passivation film are sequentially formed on a semiconductor substrate The pad portion of the device is formed. Subsequently, the passivation film, the second planarization oxide film, the polysilicon etch stopper, and the first planarization oxide film are etched by one etching apparatus using an in-situ recipe to open and complete the pad polysilicon film.
상기 인시츄 레시피는 폴리실리콘 식각 스톱퍼를 식각 저지점으로 상기 패시베이션막 및 제2 평탄화 산화막을 식각하는 제1 레시피와, 상기 폴리실리콘 식각 스토퍼 및 제1 평탄화 산화막을 식각하는 제2 레시피를 포함하여 이루어질 수 있다. 상기 제1 레시피는 산화막을 식각할 수 있는 레시피이며, 상기 제2 레시피는 폴리실리콘막을 식각할 수 있는 레시피일 수 있다.The in-situ recipe includes a first recipe for etching the passivation layer and the second planarization oxide layer using a polysilicon etch stopper as an etch stop, and a second recipe for etching the polysilicon etch stopper and the first planarization oxide layer. Can be. The first recipe may be a recipe for etching an oxide film, and the second recipe may be a recipe for etching a polysilicon film.
상기 인시츄 레시피는 상기 패시베이션막을 식각하는 제1 레시피와, 상기 폴리실리콘 식각 스톱퍼를 식각 저지점으로 상기 제2 평탄화 산화막을 식각하는 제2레시피와, 상기 폴리실리콘 식각 스토퍼 및 제1 평탄화 산화막을 식각하는 제3 레시피를 포함하여 이루어질 수 도 있다. 상기 제1 레시피 및 제2 레시피는 산화막을 식각할 수 있는 레시피이며, 상기 제3 레시피는 폴리실리콘막을 식각할 수 있는 레시피인 것이 바람직하다.The in-situ recipe may include a first recipe for etching the passivation layer, a second recipe for etching the second planarization oxide layer using the polysilicon etch stopper as an etch stop, and etching the polysilicon etch stopper and the first planarization oxide layer. It may be made by including a third recipe. The first recipe and the second recipe are recipes for etching an oxide film, and the third recipe is a recipe for etching a polysilicon film.
이상과 같은 본 발명의 반도체 소자의 패드부의 식각 방법은 패시베이션막, 제2 평탄화 절연막, 폴리실리콘 식각스톱퍼 및 제1 평탄화 절연막을 인시츄 레시피로 동일한 식각 장비에서 식각하기 때문에 공정 대기 시간을 줄여 공정을 단순화하고 생산성을 향상시킬 수 있다.In the method of etching the pad part of the semiconductor device of the present invention as described above, since the passivation film, the second planarization insulating film, the polysilicon etch stopper, and the first planarization insulating film are etched in the same etching equipment by the in situ recipe, the process waiting time is reduced. Simplify and increase productivity.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.
도 3은 본 발명에 의한 반도체 소자의 패드부 식각 방법을 도시한 흐름도이다. 도 3에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낸다.3 is a flowchart illustrating a method of etching a pad part of a semiconductor device according to the present invention. In Fig. 3, the same reference numerals as in Fig. 1 denote the same members.
구체적으로, 본 발명에 의한 반도체 소자의 패드부 식각 방법은 반도체 기판 상에 패드부를 형성한다(스텝 200).Specifically, the pad portion etching method of the semiconductor device according to the present invention forms the pad portion on the semiconductor substrate (step 200).
상기 패드부는 도 1과 동일한 구조로 형성된다. 즉, 패드부는 하부에 트랜지스터, 커패시터 등의 구조물이 형성된 반도체 기판(미도시) 상에 패드용 폴리실리콘막(10, B-POLY,비트 라인이나 퓨즈로도 사용됨), 제1 평탄화 절연막(16), 폴리실리콘 식각 스톱퍼(P-POLY, 18), 제2 평탄화 절연막 및 패시베이션막이 순차적으로 형성된 구조이다.The pad portion is formed in the same structure as in FIG. 1. That is, the pad portion polysilicon film 10 (B-POLY, also used as a bit line or a fuse) and a first planarization insulating film 16 are formed on a semiconductor substrate (not shown) in which a structure such as a transistor and a capacitor is formed below. , A polysilicon etch stopper (P-POLY) 18, a second planarization insulating film, and a passivation film are sequentially formed.
상기 제1 평탄화 절연막은 BPSG막(12)과, HTO 및 SiN막(14)으로 이루어진다. 상기 제2 평탄화 절연막은 BPSG(borophosphosilicate glass)막(20), P-TEOS(plasma-tetraethyl orthosilicate)막(22), FOX(flowable oxide)막(24), P-TEOS막(26)으로 이루어진다. 상기 패시베이션막(34)은 HDP(high density plasma) 산화막(30) 및 SiN막(32)으로 이루어진다.The first planarization insulating film is composed of a BPSG film 12 and an HTO and SiN film 14. The second planarization insulating layer includes a borophosphosilicate glass (BPSG) film 20, a plasma-tetraethyl orthosilicate (P-TEOS) film 22, a flowable oxide (FOX) film 24, and a P-TEOS film 26. The passivation film 34 is composed of a high density plasma (HDP) oxide film 30 and a SiN film 32.
다음에, 상기 패드부를 인시츄 레시피(recipe)를 이용하여 하나의 식각장비로 식각한다(스텝 220).Next, the pad part is etched by one etching apparatus using an in-situ recipe (step 220).
즉, 상기 패시베이션막(34), 제2 평탄화 산화막(28), 폴리실리콘 식각 스토퍼(18) 및 제1 평탄화 산화막(16)을 인시츄 레시피를 이용한 하나의 식각 장비로 식각하여 상기 패드용 폴리실리콘막(10)을 오픈한다. 이때, 상기 패드용 폴리실리콘막(10) 상에 형성된 BPSG막(12)은 일부 남기도록 식각한다.That is, the passivation film 34, the second planarization oxide film 28, the polysilicon etch stopper 18, and the first planarization oxide film 16 are etched with one etching device using an in-situ recipe to form the polysilicon for the pad. The membrane 10 is opened. At this time, the BPSG film 12 formed on the pad polysilicon film 10 is etched to leave a part.
도 4는 본 발명에 따라 인시츄 레시피를 이용한 패드부의 식각 방법의 일예를 도시한 흐름도이다.4 is a flowchart illustrating an example of an etching method of a pad unit using an in-situ recipe according to the present invention.
구체적으로, 도 3의 스텝 220, 즉 인시츄 레시피를 이용한 패드부의 식각 방법은 하나의 식각 장비에서 폴리실리콘 식각스톱퍼(18)를 식각 저지층으로 하여 상기 패시베이션막(34) 및 제2 평탄화 절연막(28)을 제1 레시피, 즉 산화막을 식각할 수 있는 레시피를 이용하여 식각한다(스텝 300).In detail, in step 220 of FIG. 3, that is, the etching method of the pad unit using the in-situ recipe, the passivation layer 34 and the second planarization insulating layer 18 may be formed by using the polysilicon etch stopper 18 as an etch stop layer in one etching apparatus. 28) is etched using the first recipe, that is, the recipe capable of etching the oxide film (step 300).
계속하여, 상기 패시베이션막 및 제2 평탄화 절연막을 식각한 동일한 식각장비에서 제2 레시피, 즉 폴리실리콘막을 식각할 수 있는 레시피를 이용하여 상기 폴리실리콘 식각스톱퍼(18) 및 제1 평탄화 절연막(16)을 식각하여 패드용 폴리실리콘막(10)을 오픈한다(스텝 320). 이때, 상기 패드용 폴리실리콘막(10) 상에 형성된 BPSG막(12)은 일부 남기도록 식각한다.Subsequently, the polysilicon etch stopper 18 and the first planarization insulating layer 16 are prepared by using a recipe capable of etching a second recipe, that is, a polysilicon layer, in the same etching apparatus that etches the passivation layer and the second planarization insulating layer. Is etched to open the pad polysilicon film 10 (step 320). At this time, the BPSG film 12 formed on the pad polysilicon film 10 is etched to leave a part.
결과적으로, 본 발명에 따른 인시츄 레시피는 하나의 식각 장비에서 산화막 및 폴리실리콘막을 식각할 수 있는 레시피이며, 이를 이용하여 본 발명은 대기 시간 없이 패드부를 식각할 수 있다.As a result, the in-situ recipe according to the present invention is a recipe for etching an oxide film and a polysilicon film in one etching equipment, and by using the present invention, the pad part may be etched without waiting time.
도 5는 본 발명에 따라 인시츄 레시피를 이용한 패드부의 식각 방법의 다른 예를 도시한 흐름도이다.5 is a flowchart illustrating another example of an etching method of a pad unit using an in-situ recipe according to the present invention.
구체적으로, 도 3의 스텝 220, 즉 인시츄 레시피를 이용한 패드부의 식각 방법은 하나의 식각 장비에서 패시베이션막(34)을 제1 레시피, 즉 산화막을 식각할 수 있는 레시피를 이용하여 식각한다(스텝 400).Specifically, in step 220 of FIG. 3, that is, the etching method of the pad unit using the in-situ recipe, the passivation film 34 is etched using a recipe capable of etching the first recipe, that is, the oxide film, in one etching apparatus (step). 400).
계속하여, 식각 장비를 바꾸지 않은 상태에서 폴리실리콘 식각스톱퍼(18)를 식각 저지층으로 하여 상기 제2 평탄화 절연막(28)을 제2 레시피, 즉 산화막을 식각할 수 있는 레시피를 이용하여 식각한다(스텝 420).Subsequently, the second planarization insulating film 28 is etched using a recipe capable of etching a second recipe, that is, an oxide film, using the polysilicon etch stopper 18 as an etch stop layer without changing the etching equipment ( Step 420).
이어서, 상기 패시베이션막 및 제2 평탄화 절연막을 식각한 동일한 식각 장비에서 제3 레시피, 즉 폴리실리콘막을 식각할 수 있는 레시피를 이용하여 상기 폴리실리콘 식각스톱퍼(18) 및 제1 평탄화 절연막(16)을 식각하여 패드용 폴리실리콘막(10)을 오픈한다(스텝 440). 이때, 상기 패드용 폴리실리콘막(10) 상에 형성된 BPSG막(12)은 일부 남기도록 식각한다.Subsequently, the polysilicon etch stopper 18 and the first planarization insulating layer 16 may be formed by using a recipe capable of etching a third recipe, that is, a polysilicon layer, in the same etching apparatus that etches the passivation layer and the second planarization insulating layer. By etching, the polysilicon film 10 for pads is opened (step 440). At this time, the BPSG film 12 formed on the pad polysilicon film 10 is etched to leave a part.
결과적으로, 본 발명에 따른 인시츄 레시피는 하나의 식각 장비에서 산화막 및 폴리실리콘막을 식각할 수 있는 레시피이며, 이를 이용하여 본 발명은 대기 시간 없이 패드부를 식각하는 것이다.As a result, the in-situ recipe according to the present invention is a recipe for etching an oxide film and a polysilicon film in one etching equipment, and by using the present invention, the pad portion is etched without waiting time.
상술한 바와 같이 본 발명의 반도체 소자의 패드부의 식각 방법은 패시베이션막(34), 제2 평탄화 절연막, 폴리실리콘 식각스톱퍼(18) 및 제1 평탄화 절연막(16)을 인시츄 레시피로 동일한 식각 장비에서 식각하기 때문에 종래와 다르게 각 공정에서의 공정 대기 시간을 줄여 공정을 단순화하고 생산성을 향상시킬 수 있다.As described above, the etching method of the pad portion of the semiconductor device according to the present invention uses the passivation film 34, the second planarization insulating film, the polysilicon etch stopper 18, and the first planarization insulating film 16 in the same etching equipment as the in situ recipe. Because of etching, unlike the conventional method, the process waiting time in each process can be reduced, thereby simplifying the process and improving productivity.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020055006A KR20040023298A (en) | 2002-09-11 | 2002-09-11 | Etching method of pad portion in semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200486233Y1 (en) | 2017-08-04 | 2018-04-19 | 함문식 | Tableware for infant |
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2002
- 2002-09-11 KR KR1020020055006A patent/KR20040023298A/en not_active Application Discontinuation
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