KR20000041586A - Capacitor of semiconductor integrated circuit and manufacturing method thereof - Google Patents

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KR20000041586A
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윤종용
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Abstract

PURPOSE: A capacitor of a semiconductor integrated circuit and a method for manufacturing the same are to improve characteristics of a capacitor by uniformly ensuring a thickness of a dielectric film. CONSTITUTION: A method for fabricating a capacitor of a semiconductor integrated circuit comprises forming a conductive film(202) pattern and a first interconnection line(II) on a predetermined part of an insulating substrate(200), and forming an interlayer insulating film(206) on the whole surface of the resultant material. A wide first via hole and a narrow second via hole are simultaneously formed within the interlayer insulating film by selectively etching the interlayer insulating film so that the predetermined surface of the conductive film pattern and the first interconnection line are exposed. A conductive plug(210b,210a) is then formed within the first and second via hole, and a lower electrode(I) having the deposition structure of the conductive film pattern/the conductive plug is defined to have a reverse T-shape.

Description

반도체 집적회로의 커패시터 및 그 제조방법Capacitors in Semiconductor Integrated Circuits and Manufacturing Method Thereof

본 발명은 반도체 집적회로(IC)의 커패시터 및 그 제조방법에 관한 것으로, 보다 상세하게는 아날로그 회로가 내장된 MDL(Merged DRAM Logic)의 커패시터 제조시 야기되는 공정 불량 발생을 막을 수 있도록 한 반도체 집적회로의 커패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor integrated circuit (IC) and a method of manufacturing the same, and more particularly, to a semiconductor integrated circuit capable of preventing process defects caused when a capacitor of an MDL (Merged DRAM Logic) including an analog circuit is embedded. A capacitor in a circuit and a method of manufacturing the same.

디램(DRAM)과 로직(Logic)이 머지된 MDL에 아날로그 회로를 적용하여 반도체 소자 제조시, 아날로그 회로의 커패시턴스(capacitance) 특성을 확보하기 위하여 아날로그 회로나 로직 회로의 커패시터를 PIP(poly insulator poly) 구조로 가져갈 경우에는 중첩된 열처리(예컨대, 하부전극을 형성하기 위한 인터 폴리 형성시의 열처리와 게이트 산화막 형성시의 열처리) 공정으로 인해 디램 셀의 특성이 열화되는 현상이 야기될 뿐 아니라 공정 진행 자체가 복잡하다는 문제가 발생하게 된다.In the manufacture of semiconductor devices by applying analog circuits to MDLs in which DRAMs and logics are merged, capacitors of analog circuits or logic circuits are used in order to secure the capacitance characteristics of analog circuits (poly insulator poly). In the case of the structure, the overlapped heat treatment (for example, the heat treatment when forming the inter-poly to form the lower electrode and the heat treatment when forming the gate oxide film) causes not only the deterioration of the characteristics of the DRAM cell but also the process itself. Problem arises.

이에 따라, 최근에는 MDL의 로직 회로나 아날로그 회로의 커패시터를 PIP 구조 대신에 MIM 구조로 가져가는 공정 개발이 이루어지고 있다. MIM 구조의 커패시터는 다층 배선을 형성하는 과정에서 임의의 두 금속 사이에 유전막을 형성해 주는 방식으로 제조되므로, 소자 제조시 디램 셀의 특성 열화와 관련되는 별도의 열처리 공정이 요구되지 되지 않을 뿐 아니라 공정 진행 자체가 간단하다는 잇점을 갖는다.Accordingly, in recent years, a process development for bringing a capacitor of an MDL logic circuit or an analog circuit into a MIM structure instead of a PIP structure has been made. Since the capacitor of the MIM structure is manufactured by forming a dielectric film between any two metals in the process of forming a multi-layer wiring, a separate heat treatment process related to deterioration of the characteristics of the DRAM cell is not required when manufacturing a device. The advantage is that the process itself is simple.

도 1 내지 도 5에는 이와 관련된 종래의 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 MDL의 로직 회로나 아날로그 회로의 커패시터 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.1 to 5 show a process flowchart showing a method of manufacturing a capacitor of an MDL in which a related analog circuit is incorporated. Referring to the process flow chart, a method of manufacturing a capacitor of a logic circuit or an analog circuit of an MDL is classified into five steps.

제 1 단계로서, 도 1에 도시된 바와 같이 트랜지스터와 임의의 배선 라인 등과 같은 하부 구조를 포함하는 평탄화된 절연기판(100) 상에 Al이나 Al 합금 재질의 제 1 도전성막(102)을 형성한 뒤, 그 위에 캡핑 금속막(capping metal)(104)을 형성하고, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 캐핑 금속막(104)과 제 1 도전성막(102)을 순차 식각하여 상기 기판(100) 상에 제 1 배선 라인(Ⅱ)과 하부전극(Ⅰ)을 동시에 형성한다. 이때, 제 1 배선 라인(Ⅱ)은 도전성 플러그(미 도시)를 매개체로하여 절연기판(100) 내의 임의의 배선 라인과 전기적으로 연결되도록 형성된다.As a first step, as shown in FIG. 1, a first conductive film 102 made of Al or an Al alloy is formed on a planarized insulating substrate 100 including a substructure such as a transistor and an optional wiring line. Thereafter, a capping metal film 104 is formed thereon, and the capping metal film 104 and the first conductive film are formed using a photosensitive film pattern (not shown) defining a capacitor forming portion and a wiring line forming portion as a mask. The 102 is sequentially etched to simultaneously form the first wiring line II and the lower electrode I on the substrate 100. At this time, the first wiring line II is formed so as to be electrically connected to any wiring line in the insulating substrate 100 via a conductive plug (not shown).

제 2 단계로서, 도 2에 도시된 바와 같이 제 1 배선 라인(Ⅱ)과 하부전극(Ⅰ)이 형성되어 있는 절연기판(100) 상에 층간 절연막(106)을 형성한 뒤, 상기 하부전극(Ⅰ)을 이루는 제 1 도전성막 패턴(102)의 표면이 소정 부분 노출되도록 층간 절연막(106)과 캡핑 금속막 패턴(104)을 선택식각하여 상기 절연막(106) 내에 제 1 비어 홀(h1)을 형성한다.As a second step, as shown in FIG. 2, after forming the interlayer insulating film 106 on the insulating substrate 100 on which the first wiring line II and the lower electrode I are formed, the lower electrode ( The interlayer insulating film 106 and the capping metal film pattern 104 are selectively etched to expose a predetermined portion of the surface of the first conductive film pattern 102 constituting the first conductive film pattern 102 to form a first via hole h1 in the insulating film 106. Form.

제 3 단계로서, 도 3에 도시된 바와 같이 제 1 비어 홀(h1)의 내부와 층간 절연막(106) 상에 CVD법을 이용하여 유전막(108)을 형성한 뒤, 제 1 배선 라인(Ⅱ)을 이루는 제 1 도전성막 패턴(102)의 표면이 소정 부분 노출되도록 유전막(108)과 층간 절연막(106) 및 캡핑 금속막 패턴(104)을 선택식각하여 상기 절연막(106) 내에 제 2 비어 홀(h2)을 형성한다. 이어, 제 1 배선 라인(Ⅱ)의 표면 노출부에 존재할 가능성이 있는 산화막(예컨대, 층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, 폴리머)이나 자연 산화막)을 제거하기 위하여 RF 바이어스(radio frequency bais)를 이용한 스퍼터 식각(일명, RF 스퍼터 식각이라 한다)을 실시한다.As a third step, as shown in FIG. 3, after forming the dielectric film 108 using the CVD method on the inside of the first via hole h1 and the interlayer insulating film 106, the first wiring line II is formed. The dielectric layer 108, the interlayer insulating layer 106, and the capping metal layer pattern 104 are selectively etched to expose a predetermined portion of the surface of the first conductive layer pattern 102 forming the second via hole in the insulating layer 106. h2). Subsequently, an RF bias (for example, an etch by-product (Al 2 O 3 , polymer) or a natural oxide film generated during the interlayer insulating film etching process) may be present in the surface exposed portion of the first wiring line (II). Sputter etching (also called RF sputter etching) using a radio frequency bais is performed.

제 4 단계로서, 도 4에 도시된 바와 같이 상기 결과물 전면에 얇은 두께의 제 1 장벽금속막(110)을 형성하고, 그 위에 제 1 및 제 2 비어 홀(h1),(h2)이 충분히 채워지도록 W 재질의 제 2 도전성막을 형성한 다음, 상기 유전막(108)의 표면이 노출될 때까지 이를 CMP(chemical mechenical polishing)처리하여 제 1 및 제 2 비어 홀(h1),(h2) 내부에 각각 W 재질의 도전성 플러그(112a),(112b)를 형성한다.As a fourth step, as shown in FIG. 4, the first barrier metal film 110 having a thin thickness is formed on the entire surface of the resultant, and the first and second via holes h1 and h2 are sufficiently filled thereon. After forming a second conductive film of W material so that the surface of the dielectric film 108 is exposed to the chemical mechanical polishing (CMP) until the exposed surface of the first and second via holes (h1, h2), respectively Conductive plugs 112a and 112b made of W material are formed.

제 5 단계로서, 도 5에 도시된 바와 같이 도전성 플러그(112a),(112b)를 포함한 유전막(108) 상에 얇은 두께의 제 2 장벽금속막(114)을 형성하고, 그 위에 Al 이나 Al 합금 재질의 제 3 도전성막(116)을 형성한다. 이어, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 절연기판(100)의 표면이 소정 부분 노출되도록 제 3 도전성막(116)과 제 2 장벽금속막(114) 및 유전막(108)을 순차 식각하여, 제 2 비어 홀(h2) 내의 도전성 플러그(112b)와 연결되는 제 2 배선 라인(Ⅳ)과 제 1 비어 홀(h1) 내의 도전성 플러그(112a)와 연결되어 상부전극(Ⅲ)으로 사용되어질 "제 2 장벽금속막(114)/제 3 도전성막(116)" 적층 구조의 도전성막 패턴을 동시에 형성해 주므로써, 본 공정 진행을 완료한다.As a fifth step, as shown in FIG. 5, a second barrier metal film 114 having a thin thickness is formed on the dielectric film 108 including the conductive plugs 112a and 112b, and the Al or Al alloy is formed thereon. The third conductive film 116 is made of material. Subsequently, the third conductive layer 116 and the second barrier metal layer 114 are exposed to a predetermined portion of the surface of the insulating substrate 100 using a photosensitive layer pattern (not shown) defining the capacitor forming unit and the wiring line forming unit as a mask. ) And the dielectric film 108 are sequentially etched to connect the second wiring line IV connected to the conductive plug 112b in the second via hole h2 and the conductive plug 112a in the first via hole h1. By simultaneously forming the conductive film pattern of the "second barrier metal film 114 / third conductive film 116" laminated structure to be used as the upper electrode III, the present process is completed.

그 결과, 절연기판(100) 상의 소정 부분에는 도전성 플러그(112b)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 라인(Ⅱ),(Ⅳ)이 순차 적층된 구조의 배선 라인이 형성되고, 상기 배선 라인 일측의 절연기판(100) 상에는 유전막(108)을 사이에 두고 그 상·하부에 "도전성 플러그(112a)/도전성막 패턴"의 적층 구조를 갖는 T자 형상의 상부전극(Ⅲ)과 하부전극(Ⅰ)이 순차 적층된 구조(MIM 구조)의 커패시터가 완성된다.As a result, a wiring line having a structure in which the first and second wiring lines (II) and (IV) are sequentially stacked is formed in a predetermined portion on the insulating substrate 100 with the conductive plug 112b interposed therebetween. On the insulating substrate 100 on one side of the wiring line, a T-shaped upper electrode (III) having a dielectric structure 108 interposed therebetween and having a stacked structure of "conductive plug 112a / conductive film pattern" above and below. ) And a capacitor having a structure in which a lower electrode I is sequentially stacked (MIM structure) is completed.

그러나, 상기 공정을 적용하여 MDL의 로직 회로나 아날로그 회로의 커패시터를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생하게 된다.However, when manufacturing the capacitor of the logic circuit or analog circuit of the MDL by applying the above process, the following problem occurs during the process.

통상적으로, 비어 홀(h1)은 바텀면에 대해 그 측면이 "90。나 혹은 이보다 약간 더 큰 값의 각을 이루도록 형성되므로, 이 상태에서 제 1 비어 홀(h1)이 구비된 층간 절연막(106) 상에 유전막(108)을 증착하게 되면 바텀면과 측면의 경계면 즉, 모서리부를 따라서는 다른 부분보다 유전막(108)이 부분적으로 얇게 형성되는 불량이 발생하게 된다. 이로 인해, 유전막(108) 증착 공정이 완료되면 하부전극(Ⅰ)의 표면 노출부 상에 형성된 유전막(108)의 양 에지(edgy) 부분(도면상에서 A로 표시된 부분)이 센터(center) 부분보다 더 얇은 두께를 가지게 되므로, 유전막(108)의 두께 불균일로 인해 커패시터의 특성이 저하되는 문제가 야기되게 된다. 도 5의 A에는 제 1 비어 홀(h1)의 양 에지 부분에서 상기에 언급된 불량이 발생된 경우를 확대 도시한 요부상세도가 제시되어 있다.Typically, since the via hole h1 is formed such that its side has an angle of "90 degrees or slightly larger than the bottom surface, in this state, the interlayer insulating film 106 having the first via hole h1 is provided. When the dielectric film 108 is deposited on the dielectric layer 108, a defect occurs in that the dielectric film 108 is partially thinner than other portions along the boundary between the bottom and side surfaces, that is, the corners. When the process is completed, since both edge portions (marked A in the drawing) of the dielectric film 108 formed on the surface exposed portion of the lower electrode I have a thinner thickness than the center portion, the dielectric film The nonuniform thickness of 108 causes a problem that the characteristics of the capacitors are deteriorated, and Fig. 5A enlarges the case where the above-mentioned failure occurs at both edge portions of the first via hole h1. Lumbar detail is shown.

유전막(108)의 두께 불균일은 특히, 제 1 배선 라인(Ⅱ)의 표면 노출부에 존재할 가능성이 있는 산화막(식각부산물이나 자연 산화막)을 제거하기 위한 RF 스퍼터 식각 공정을 거치면서 더욱 심화되는데, 그 정도가 심할 경우에는 후속 공정 진행시 상부전극과 하부전극 간의 쇼트(short)가 유발될 수도 있으므로 이에 대한 개선책이 시급하게 요구되고 있다.The thickness unevenness of the dielectric film 108 is further deepened, in particular, through an RF sputter etching process for removing an oxide film (etch byproduct or natural oxide film) that may be present in the surface exposed portion of the first wiring line II. If the degree is severe, a short between the upper electrode and the lower electrode may be caused during the subsequent process, and an improvement for this is urgently required.

이에 본 발명의 목적은, MDL의 로직 회로나 아날로그 회로의 커패시터 제조시, 하부전극을 "도전성막 패턴/도전성 플러그"의 적층 구조를 갖는 역 T자 형상으로 제조하여 막질 평탄화를 이룬 상태에서 유전막 증착이 이루어지도록 공정을 변경해 주므로써, 균일한 두께의 유전막 확보가 가능하도록 하여 커패시터의 특성 향상을 이룰 수 있도록 한 반도체 집적회로의 커패시터를 제공함에 있다.Accordingly, an object of the present invention is to fabricate a dielectric film in a state in which the lower electrode is formed in an inverted T shape having a stacked structure of a “conductive film pattern / conductive plug” when manufacturing a capacitor of a logic circuit or an analog circuit of an MDL to achieve a film quality planarization. By changing the process to achieve this, it is possible to provide a capacitor of a semiconductor integrated circuit capable of securing a dielectric film having a uniform thickness and thereby improving the characteristics of the capacitor.

본 발명의 다른 목적은 상기 반도체 집적회로의 커패시터를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.Another object of the present invention is to provide a manufacturing method that can effectively manufacture the capacitor of the semiconductor integrated circuit.

도 1 내지 도 5는 종래 기술에 의한 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도,1 to 5 is a process flowchart showing a capacitor manufacturing method of an MDL incorporating an analog circuit according to the prior art;

도 6 내지 도 10은 본 발명에 의한 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도이다.6 to 10 are process flowcharts showing a capacitor manufacturing method of an MDL incorporating an analog circuit according to the present invention.

상기 목적을 달성하기 위하여 본 발명에서는 절연기판 상에 놓여지도록 그 위에 형성되어 있는 층간 절연막 내의 소정 부분을 관통하여 형성되며, "도전성막 패턴/도전성 플러그"의 적층 구조를 갖는 역 T자 형상의 하부전극과; 상기 하부전극을 이루는 상기 도전성 플러그와 그 주변의 상기 층간 절연막 상의 소정 부분에 걸쳐 형성된 유전막; 및 상기 유전막 상에 형성된 상부전극으로 이루어진 반도체 집적회로의 커패시터가 제공된다.In order to achieve the above object, in the present invention, a lower portion of an inverted T-shape formed through a predetermined portion in an interlayer insulating film formed thereon so as to be placed on an insulating substrate, and having a laminated structure of "conductive film pattern / conductive plug" An electrode; A dielectric film formed over a predetermined portion on the conductive plug forming the lower electrode and the interlayer insulating film around the conductive plug; And an upper electrode formed on the dielectric layer.

상기 다른 목적을 달성하기 위하여 본 발명에서는 절연기판 상의 소정 부분에 도전성막 패턴과 제 1 배선 라인을 동시에 형성하는 단계와; 상기 결과물 전면에 층간 절연막을 형성하는 단계와; 상기 도전성막 패턴과 상기 제 1 배선 라인의 표면이 각각 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 폭이 넓은 제 1 비어 홀과 폭이 좁은 제 2 비어 홀을 동시에 형성하는 단계와; 상기 제 1 및 제 2 비어 홀 내부에 각각 도전성 플러그를 형성하여, 커패시터 형성부에 "도전성막 패턴/도전성 플러그"의 적층 구조를 갖는 역 T자 형상의 하부전극을 정의하는 단계와; 상기 결과물 전면에 유전막을 형성하는 단계와; 커패시터 형성부를 한정하는 마스크를 이용하여 커패시터 형성부를 제외한 영역의 상기 유전막을 제거하는 단계; 및 상기 층간 절연막 상에 상기 유전막과 연결되는 상부전극과 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인을 동시에 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.In order to achieve the above object, the present invention includes the steps of simultaneously forming a conductive film pattern and the first wiring line on a predetermined portion on the insulating substrate; Forming an interlayer insulating film on the entire surface of the resultant material; Selectively etching the interlayer insulating layer to expose a predetermined portion of the conductive layer pattern and the surface of the first wiring line to simultaneously form a wide first via hole and a narrow second via hole in the interlayer insulating film; ; Forming conductive plugs in the first and second via holes, respectively, to define an inverted T-shaped lower electrode having a stacked structure of a “conductive film pattern / conductive plug” in a capacitor forming portion; Forming a dielectric film on the entire surface of the resultant material; Removing the dielectric film in a region excluding the capacitor formation portion by using a mask defining a capacitor formation portion; And simultaneously forming an upper electrode connected to the dielectric layer and a second wiring line connected to the conductive plug in the second via hole on the interlayer insulating layer.

상기 공정을 거쳐 MDL의 로직 회로나 아날로그 회로의 커패시터를 제조할 경우, 하부전극이 "도전성막 패턴/도전성 플러그"의 적층 구조를 가져 막질 평탄화가 이루어진 상태에서 유전막 증착이 이루어지게 되므로, 커패시터 제조시 유전막의 두께를 균일하게 형성할 수 있게 된다.When manufacturing a capacitor of an MDL logic circuit or an analog circuit through the above process, since the lower electrode has a stacked structure of a "conductive film pattern / conductive plug", dielectric film deposition is performed while the film is planarized. The thickness of the dielectric film can be formed uniformly.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 6 내지 도 10은 본 발명에서 제시된 아날로그 회로가 내장된 MDL의 커패시터 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.6 to 10 illustrate a process flowchart showing a capacitor manufacturing method of an MDL in which an analog circuit according to the present invention is embedded. Referring to this, the manufacturing method is classified into a fifth step as follows.

제 1 단계로서, 도 6에 도시된 바와 같이 트랜지스터와 임의의 배선 라인 등과 같은 하부 구조를 포함하는 평탄화된 절연기판(200) 상에 Al이나 Al 합금 재질의 제 1 도전성막(202)을 형성한 뒤, 그 위에 Al이나 Al 합금의 힐럭 발생(hillock)을 방지함과 동시에 ARL(anti-reflection layer)의 역할을 담당하는 캡핑 금속막(204)을 형성하고, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 캐핑 금속막(204)과 제 1 도전성막(202)을 순차 식각하여 상기 기판(200) 상에 제 1 배선 라인(Ⅱ)과 하부전극으로 사용되어질 "제 1 도전성막(202)/캡핑 금속막(204)" 적층 구조의 도전성막 패턴을 동시에 형성한다. 이때, 제 1 배선 라인(Ⅱ)은 도전성 플러그(미 도시)를 매개체로하여 절연기판(200) 내의 임의의 배선 라인과 전기적으로 연결되도록 형성되며, 캡핑 금속막(204)은 Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. W-B-N, Ti-Si-N의 단일막 구조나 혹은 이들이 조합된 복합막 구조로 형성된다.As a first step, as shown in FIG. 6, a first conductive film 202 made of Al or Al alloy is formed on a planarized insulating substrate 200 including a substructure such as a transistor and an optional wiring line. Thereafter, a capping metal film 204 serving as an anti-reflection layer (ARL) is formed at the same time to prevent hillock of Al or Al alloy, and a capacitor forming portion and a wiring line forming portion are defined thereon. The capping metal layer 204 and the first conductive layer 202 are sequentially etched using a photoresist pattern (not shown) as a mask to be used as the first wiring line II and the lower electrode on the substrate 200. The conductive film pattern of the "first conductive film 202 / capping metal film 204" laminated structure is formed at the same time. In this case, the first wiring line II is formed to be electrically connected to any wiring line in the insulating substrate 200 via a conductive plug (not shown), and the capping metal film 204 is formed of Ti, Ta, W. , Mo, WN, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. It is formed of a single film structure of W-B-N, Ti-Si-N or a composite film structure in which these are combined.

제 2 단계로서, 도 7에 도시된 바와 같이 "제 1 도전성막(202)/캡핑 금속막(204)"의 적층 구조를 갖는 도전성막 패턴과 제 1 배선 라인(Ⅱ)이 형성되어 있는 절연기판(200) 전면에 층간 절연막(206)을 형성한 뒤, 상기 도전성막 패턴과 제 1 배선 라인(Ⅱ)의 표면이 각각 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(206) 내에 폭이 넓은 제 1 비어 홀(h1)과 폭이 좁은 제 2 비어 홀(h2)을 동시에 형성한다. 이어, 제 1 배선 라인(Ⅱ)의 표면 노출부에 존재할 가능성이 있는 산화막(예컨대, 층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, 폴리머)이나 자연 산화막)을 제거하기 위하여 RF 스퍼터 식각 공정을 진행한다.As a second step, as shown in Fig. 7, an insulating substrate having a conductive film pattern having a laminated structure of " first conductive film 202 / capping metal film 204 " and a first wiring line II is formed. After the interlayer insulating film 206 is formed on the entire surface of the substrate 200, the first insulating film 206 is selectively etched to expose a predetermined portion of the conductive film pattern and the surface of the first wiring line II. The via hole h1 and the narrow second via hole h2 are simultaneously formed. Subsequently, RF sputter etching is performed to remove an oxide film (eg, an etch by-product (Al 2 O 3 , polymer) or a natural oxide film generated during the interlayer insulating film etching process) that may be present in the surface exposed portion of the first wiring line (II). Proceed with the process.

제 3 단계로서, 도 8에 도시된 바와 같이 상기 결과물 전면에 얇은 두께의 제 1 장벽금속막(208)을 형성하고, 그 위에 제 1 및 제 2 비어 홀(h1),(h2)이 충분히 채워지도록 W 재질의 제 2 도전성막을 형성한 다음, 제 1 장벽금속막(208)의 표면이 노출될 때까지 이를 CMP 혹은 에치백(etch back)처리하여 제 1 및 제 2 비어 홀(h1),(h2) 내에 W 재질의 도전성 플러그(210a),(210b)를 형성한다. 이때, 제 1 장벽금속막(208)은 Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. W-B-N, Ti-Si-N 등의 단일막 구조나 혹은 이들이 조합된 복합막 구조로 형성된다.As a third step, as shown in FIG. 8, a thin first barrier metal film 208 is formed on the entire surface of the resultant, and the first and second via holes h1 and h2 are sufficiently filled thereon. A second conductive film made of W material, and then subjected to CMP or etch back treatment until the surface of the first barrier metal film 208 is exposed, so that the first and second via holes h1, ( The conductive plugs 210a and 210b made of W material are formed in h2). In this case, the first barrier metal film 208 may be formed of Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. It is formed by a single film structure such as W-B-N, Ti-Si-N, or a composite film structure where these are combined.

제 4 단계로서, 도 9에 도시된 바와 같이 상기 결과물 전면에 유전막(212)을 형성하고, 커패시터 형성부를 한정하는 마스크를 이용하여 커패시터 형성부를 제외한 영역의 유전막(212)을 제거한 다음, 그 전면에 얇은 두께의 제 2 장벽금속막(214)을 형성한다. 이때, 상기 유전막(212)은 P-TEOS(plasma tetra ethyl ortho silicate), PEOX, PESiN, SiON, HDP(high density plasma), Ta2O5, SOG(spin on glass), O3-TEOS, BST((Ba, Sr)TiO3) 등의 단일막 구조나 혹은 이들이 조합된 복합막 구조로 형성되며, 제 2 장벽금속막(214)은 제 1 장벽금속막(208)과 동일한 막질로 형성된다.As a fourth step, as shown in FIG. 9, the dielectric film 212 is formed on the entire surface of the resultant, and the dielectric film 212 in the region except the capacitor formation portion is removed using a mask defining a capacitor formation portion, and then A thin second barrier metal film 214 is formed. In this case, the dielectric film 212 may include plasma tetra ethyl ortho silicate (P-TEOS), PEOX, PESiN, SiON, high density plasma (HDP), Ta 2 O 5 , spin on glass (SOG), O 3 -TEOS, BST It is formed of a single film structure such as ((Ba, Sr) TiO 3 ) or a composite film structure in which these are combined, and the second barrier metal film 214 is formed of the same film quality as the first barrier metal film 208.

제 5 단계로서, 도 10에 도시된 바와 같이 제 2 장벽금속막(214) 상에 Al이나 Al 합금 재질의 제 3 도전성막(216)을 형성하고, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 절연기판(200)의 표면이 소정 부분 노출되도록 제 3 도전성막(216)과 제 2 장벽금속막(214) 및 제 1 장벽금속막(208)을 순차 식각하여, 제 2 비어 홀(h2) 내의 도전성 플러그(210b)와 연결되는 제 2 배선 라인(Ⅳ)과 유전막(212)과 연결되는 상부전극(Ⅲ)을 동시에 형성해 주므로써, 본 공정 진행을 완료한다.As a fifth step, as shown in FIG. 10, a third conductive film 216 of Al or Al alloy material is formed on the second barrier metal film 214, and the photosensitive film defines a capacitor forming portion and a wiring line forming portion. Using the pattern (not shown) as a mask, the third conductive layer 216, the second barrier metal layer 214, and the first barrier metal layer 208 are sequentially etched to expose a predetermined portion of the surface of the insulating substrate 200. By simultaneously forming the second wiring line IV connected to the conductive plug 210b in the second via hole h2 and the upper electrode III connected to the dielectric film 212, the process progress is completed. .

그 결과, 절연기판(200) 상의 소정 부분에는 도전성 플러그(210b)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 라인(Ⅱ),(Ⅳ)이 순차 적층된 구조의 배선 라인이 형성되고, 상기 배선 라인 일측의 절연기판(200) 상에는 유전막(212)을 사이에 두고 그 상·하부에 상부전극(Ⅲ)과 "도전성막 패턴/도전성 플러그(210a)"의 적층 구조를 갖는 역 T자 형상의 하부전극(Ⅰ)이 순차 적층된 구조(MIM 구조)의 커패시터가 완성된다.As a result, a wiring line having a structure in which the first and second wiring lines (II) and (IV) are sequentially stacked is formed in a predetermined portion on the insulating substrate 200 with the conductive plug 210b interposed therebetween. On the insulating substrate 200 on one side of the wiring line, an inverse T having a stacked structure of an upper electrode III and a "conductive film pattern / conductive plug 210a" on top and bottom thereof with a dielectric film 212 interposed therebetween. A capacitor having a structure (MIM structure) in which the lower electrode I in a shape of a stack is sequentially stacked is completed.

여기서는 일 예로서, 제 1 및 제 2 비어 홀(h1),(h2) 내에 제 1 장벽금속막(208)을 형성한 뒤 도전성 플러그(210b),(210a)를 형성해 주는 방식으로 공정을 진행하여 도전성 플러그(210a)의 바텀면과 측면을 따라 제 1 장벽금속막(208)이 더 형성되어 있는 경우에 대해서만 언급하였으나, 제 2 단계 공정 진행시 제 1 장벽금속막(208) 형성 공정을 스킵(skip)해 주어 도전성 플러가 순수 W 재질로만 이루어지도록 공정을 진행해 주어도 무방하다.As an example, the process is performed by forming the first barrier metal film 208 in the first and second via holes h1 and h2 and then forming the conductive plugs 210b and 210a. Although only the case where the first barrier metal film 208 is further formed along the bottom and side surfaces of the conductive plug 210a is mentioned, the process of forming the first barrier metal film 208 during the second step process is skipped ( The process may be performed so that the conductive plug is made of pure W material only.

이와 같이 MIM 구조의 커패시터를 제조할 경우, 역 T자 형상을 가지도록 제조된 하부전극(Ⅰ)에 의해 막질 평탄화가 이루어진 상태하에서 유전막(212) 증착이 이루어지게 되므로, 커패시터 제조시 특정 부분(도 5에서 A로 표시된 부분)에서 다른 부분보다 유전막이 얇게 형성되는 불량 발생을 막을 수 있게 될 뿐 아니라 RF 스퍼터 식각 공정에 의한 유전막의 손상 또한 막을 수 있게 되어 커패시터의 특성 향상을 이룰 수 있게 된다.As described above, when the capacitor having the MIM structure is manufactured, since the dielectric film 212 is deposited under the state in which the film quality is planarized by the lower electrode I manufactured to have an inverted T-shape, a specific portion (FIG. In the portion indicated by A in 5), it is possible not only to prevent defects in which the dielectric film is formed thinner than other portions, but also to prevent damage to the dielectric film by the RF sputter etching process, thereby improving the characteristics of the capacitor.

한편, 본 발명의 일 변형예로서, 상기 커패시터 형성 공정은 막질 패터닝 특성을 향상시킬 목적으로 제 3 도전성막(216) 형성후 그 위에 별도의 캡핑 금속막(미 도시)을 더 형성한 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 상기 캡핑 금속막과 제 3 도전성막(216) 그리고 제 2 장벽금속막(214)과 제 1 장벽금속막(208)을 순차적으로 식각해 주는 방식으로 공정을 진행할 수도 있고, 경우에 따라서는 제 1 도전성막(202) 하단에 별도의 장벽금속막이 더 형성되도록 공정을 진행할 수도 있다. 이때 사용되는 캡핑 금속막과 장벽금속막의 대표적인 예로는 Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. W-B-N, Ti-Si-N의 단일막 구조나 혹은 이들이 조합된 복합막 구조를 들 수 있다.On the other hand, as a modification of the present invention, the capacitor forming step is to form a separate capping metal film (not shown) thereon after the third conductive film 216 for the purpose of improving the film quality patterning characteristics, the capacitor The capping metal film, the third conductive film 216, the second barrier metal film 214, and the first barrier metal film 208 using a photosensitive film pattern (not shown) defining a forming part and a wiring line forming part as a mask. The process may be proceeded in such a manner as to sequentially etch, or in some cases, the process may be performed so that a separate barrier metal film is further formed at the bottom of the first conductive film 202. Representative examples of the capping metal film and the barrier metal film used at this time are Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. The single film structure of W-B-N, Ti-Si-N, or the composite film structure which combined them is mentioned.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible by the common knowledge of the art within the technical idea of this invention.

이상에서 살펴본 바와 같이 본 발명에 의하면, 하부전극이 역 T자 형상의 "도전성막 패턴/도전성 플러그" 적층 구조를 가져 막질 평탄화가 이루어진 상태하에서 유전막 증착이 이루어지게 되므로, 커패시터 제조시 균일한 두께의 유전막을 확보할 수 있게 되어 커패시터의 특성 향상을 이룰 수 있게 된다.As described above, according to the present invention, since the lower electrode has an inverted T-shaped "conductive film pattern / conductive plug" laminated structure, the dielectric film is deposited under the planarization of the film, and thus, the capacitor has a uniform thickness. Since the dielectric film can be secured, the characteristics of the capacitor can be improved.

Claims (12)

절연기판 상에 놓여지도록 그 위에 형성되어 있는 층간 절연막 내의 소정 부분을 관통하여 형성되며, "도전성막 패턴/도전성 플러그"의 적층 구조를 갖는 역 T자 형상의 하부전극과;An inverted T-shaped lower electrode formed through a predetermined portion in the interlayer insulating film formed thereon so as to be placed on the insulating substrate, and having a laminated structure of "conductive film pattern / conductive plug"; 상기 하부전극을 이루는 상기 도전성 플러그와 그 주변의 상기 층간 절연막 상의 소정 부분에 걸쳐 형성된 유전막; 및A dielectric film formed over a predetermined portion on the conductive plug forming the lower electrode and the interlayer insulating film around the conductive plug; And 상기 유전막 상에 형성된 상부전극으로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터.And an upper electrode formed on the dielectric layer. 제 1항에 있어서, 상기 도전성막 패턴은 "Al이나 Al 합금막/캡핑 금속막"의 적층 구조나 "장벽금속막/Al이나 Al 합금막/캡핑 금속막"의 적층 구조를 갖는 것을 특징으로 하는 반도체 집적회로의 커패시터.The method of claim 1, wherein the conductive film pattern has a laminated structure of "Al or Al alloy film / capping metal film" or a "barrier metal film / Al or Al alloy film / capping metal film" laminated structure Capacitors in semiconductor integrated circuits. 제 1항에 있어서, 상기 상부전극은 "장벽금속막/Al이나 Al 합금막"의 적층 구조나 "장벽금속막/Al이나 Al 합금막/캡핑 금속막"의 적층 구조를 갖는 것을 특징으로 하는 반도체 집적회로의 커패시터.The semiconductor according to claim 1, wherein the upper electrode has a lamination structure of "barrier metal film / Al or Al alloy film" or a lamination structure of "barrier metal film / Al or Al alloy film / capping metal film". Capacitors in integrated circuits. 제 1항 또는 제 2항 중 선택된 어느 한 항에 있어서, 상기 장벽금속막은 Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. W-B-N, Ti-Si-N의 단일막 구조나 혹은 이들이 조합된 복합막 구조를 갖는 것을 특징으로 하는 반도체 집적회로의 커패시터.The barrier metal film of claim 1 or 2, wherein the barrier metal film is formed of Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. A capacitor of a semiconductor integrated circuit characterized by having a single film structure of W-B-N, Ti-Si-N or a composite film structure in which these are combined. 제 1항 또는 제 2항 중 선택된 어느 한 항에 있어서, 상기 캡핑 금속막은 Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. W-B-N, Ti-Si-N의 단일막 구조나 혹은 이들이 조합된 복합막 구조를 갖는 것을 특징으로 하는 반도체 집적회로의 커패시터.The method of claim 1, wherein the capping metal film is Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. A capacitor of a semiconductor integrated circuit characterized by having a single film structure of W-B-N, Ti-Si-N or a composite film structure in which these are combined. 제 1항에 있어서, 상기 유전막은 P-TEOS, PEOX, PESiN, SiON, HDP, Ta2O5, SOG, O3-TEOS, BST의 단일막 구조나 혹은 이들이 조합된 복합막 구조를 갖는 것을 특징으로 하는 반도체 집적회로의 커패시터.The method of claim 1, wherein the dielectric film has a single film structure of P-TEOS, PEOX, PESiN, SiON, HDP, Ta 2 O 5 , SOG, O 3 -TEOS, BST, or a combination thereof. A capacitor of a semiconductor integrated circuit. 절연기판 상의 소정 부분에 도전성막 패턴과 제 1 배선 라인을 동시에 형성하는 단계와;Simultaneously forming a conductive film pattern and a first wiring line in a predetermined portion on the insulating substrate; 상기 결과물 전면에 층간 절연막을 형성하는 단계와;Forming an interlayer insulating film on the entire surface of the resultant material; 상기 도전성막 패턴과 상기 제 1 배선 라인의 표면이 각각 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여 상기 층간 절연막 내에 폭이 넓은 제 1 비어 홀과 폭이 좁은 제 2 비어 홀을 동시에 형성하는 단계와;Selectively etching the interlayer insulating layer to expose a predetermined portion of the conductive layer pattern and the surface of the first wiring line to simultaneously form a wide first via hole and a narrow second via hole in the interlayer insulating film; ; 상기 제 1 및 제 2 비어 홀 내부에 각각 도전성 플러그를 형성하여, 커패시터 형성부에 "도전성막 패턴/도전성 플러그"의 적층 구조를 갖는 역 T자 형상의 하부전극을 정의하는 단계와;Forming conductive plugs in the first and second via holes, respectively, to define an inverted T-shaped lower electrode having a stacked structure of a “conductive film pattern / conductive plug” in a capacitor forming portion; 상기 결과물 전면에 유전막을 형성하는 단계와;Forming a dielectric film on the entire surface of the resultant material; 커패시터 형성부를 한정하는 마스크를 이용하여 커패시터 형성부를 제외한 영역의 상기 유전막을 제거하는 단계; 및Removing the dielectric film in a region excluding the capacitor formation portion by using a mask defining a capacitor formation portion; And 상기 층간 절연막 상에 상기 유전막과 연결되는 상부전극과 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 라인을 동시에 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.And simultaneously forming an upper electrode connected to the dielectric layer and a second wiring line connected to the conductive plug in the second via hole on the interlayer insulating layer. 제 7항에 있어서, 상기 도전성막 패턴은 "Al이나 Al 합금막/캡핑 금속막"의 적층 구조나 "장벽금속막/Al이나 Al 합금막/캡핑 금속막"의 적층 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 7, wherein the conductive film pattern is formed to have a lamination structure of "Al or Al alloy film / capping metal film" or a lamination structure of "barrier metal film / Al or Al alloy film / capping metal film". Capacitor manufacturing method of a semiconductor integrated circuit characterized in that. 제 7항에 있어서, 상기 상부전극은 "장벽금속막/Al이나 Al 합금막"의 적층 구조나 "장벽금속막/Al이나 Al 합금막/캡핑 금속막"의 적층 구조를 가지도록 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.8. The upper electrode of claim 7, wherein the upper electrode is formed to have a lamination structure of "barrier metal film / Al or Al alloy film" or a lamination structure of "barrier metal film / Al or Al alloy film / capping metal film". A capacitor manufacturing method of a semiconductor integrated circuit. 제 8항 또는 제 9항 중 선택된 어느 한 항에 있어서, 상기 장벽금속막은 Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. W-B-N, Ti-Si-N의 단일막 구조나 혹은 이들이 조합된 복합막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.10. The method of claim 8 or 9, wherein the barrier metal film is Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. A method for manufacturing a capacitor of a semiconductor integrated circuit, characterized in that it is formed of a single film structure of W-B-N, Ti-Si-N, or a combined film structure of these. 제 8항 또는 제 9항 중 선택된 어느 한 항에 있어서, 상기 캡핑 금속막은 Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. W-B-N, Ti-Si-N의 단일막 구조나 혹은 이들이 조합된 복합막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.10. The method of claim 8 or 9, wherein the capping metal film is Ti, Ta, W, Mo, W-N, TiN, TiW, TaN, MoN, W-Si-n, Ta-Si-N. A method for manufacturing a capacitor of a semiconductor integrated circuit, characterized in that it is formed of a single film structure of W-B-N, Ti-Si-N, or a combined film structure of these. 제 7항에 있어서, 상기 유전막은 P-TEOS, PEOX, PESiN, SiON, HDP, Ta2O5, SOG, O3-TEOS, BST의 단일막 구조나 혹은 이들이 조합된 복합막 구조로 형성하는 것을 특징으로 하는 반도체 집적회로의 커패시터 제조방법.The method of claim 7, wherein the dielectric layer is formed of a single layer structure of P-TEOS, PEOX, PESiN, SiON, HDP, Ta 2 O 5 , SOG, O 3 -TEOS, BST, or a combination thereof. Capacitor manufacturing method of a semiconductor integrated circuit characterized in that.
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KR100725360B1 (en) * 2004-12-27 2007-06-07 삼성전자주식회사 MIM capacitor and fabrication method for the same

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