KR20040020168A - 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법 - Google Patents

탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법 Download PDF

Info

Publication number
KR20040020168A
KR20040020168A KR1020020051626A KR20020051626A KR20040020168A KR 20040020168 A KR20040020168 A KR 20040020168A KR 1020020051626 A KR1020020051626 A KR 1020020051626A KR 20020051626 A KR20020051626 A KR 20020051626A KR 20040020168 A KR20040020168 A KR 20040020168A
Authority
KR
South Korea
Prior art keywords
active pattern
thin film
film transistor
gate
gate electrode
Prior art date
Application number
KR1020020051626A
Other languages
English (en)
Other versions
KR100867537B1 (ko
Inventor
이석우
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020020051626A priority Critical patent/KR100867537B1/ko
Publication of KR20040020168A publication Critical patent/KR20040020168A/ko
Application granted granted Critical
Publication of KR100867537B1 publication Critical patent/KR100867537B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명에 의한 탑 게이트형 폴리 실리콘 박막트랜지스터는, 기판 상에 액티브 패턴, 게이트 절연막, 게이트 전극, 소스 및 드레인 전극이 순차적으로 형성된 탑 게이트형 폴리 실리콘 박막트랜지스터에 있어서, 상기 게이트 전극 및 게이트 절연막의 하부에 형성된 상기 액티브 패턴의 단부에서 소정거리 이격된 위치에 더미 액티브 패턴이 형성된 것을 특징으로 하며,
또한, 본 발명에 의한 탑 게이트형 폴리 실리콘 박막트랜지스터 제조 방법은, 기판 상에 액티브 패턴 및 더미 액티브 패턴이 형성되는 단계와, 상기 액티브 패턴 및 더미 액티브 패턴이 형성된 면 위에 게이트 절연막이 형성되는 단계와, 상기 액티브 패턴 및 더미 액티브 패턴이 형성된 영역의 상부에 형성된 상기 게이트 절연막 위에 게이트 전극이 형성되는 단계와, 상기 게이트 전극이 형성된 면 위에 절연층, 소스 및 드레인 전극이 순차적으로 형성되는 단계를 포함한다.
이와 같은 본 발명에 의하면, 액티브 패턴 에지(edge)에서 발생되는 게이트 절연막 및 게이트 전극의 단차를 줄여서 게이트 전극과 상기 액티브 패턴 에지에 형성되는 전계 집중이 방지되어 험프 현상을 억제할 수 있으며, 또한 추가되는 공정 없이 종래의 공정을 그대로 이용하면서도 험프 현상을 억제할 수 있는 장점이 있다.

Description

탑 게이트형 폴리 실리콘 박막트랜지스터 및 그 제조방법{top gate type poly silicon TFT and fabrication method of thereof}
본 발명은 박막트랜지스터에 관한 것으로, 특히 탑 게이트형 폴리 실리콘 박막트랜시스터 및 그 제조방법에 관한 것이다.
박막트랜지스터(Thin Film Transistor : TFT) 액정표시장치(Liquid Crystal Display : LCD)는 표시장치의 화면을 이루는 개개의 화소에 연결되는 스위칭 소자로서의 박막트랜지스터를 형성하고 이 박막트랜지스터를 이용하여 화소전극 전위를 조절하는 방식의 액정표시장치이다. 상기 박막트랜지스터는 반도체 박막을 이용하여 대개 유리기판 상에 형성되며, 반도체 박막으로 폴리 실리콘(poly silicon)을 사용한 것이 폴리 실리콘 박막트랜지스터이다.
상기 폴리 실리콘은 아몰퍼스(amorphous) 실리콘에 비해 캐리어의 이동도가훨씬 크다. 따라서, 구동회로용 IC를 위한 트랜지스터 소자를 유리기판 상에 화소전극을 위한 스위칭 트랜지스터와 함께 형성할 수 있으며, 이에 따라 LCD 제작에 있어서 모듈 공정의 비용이 절감될 수 있고 동시에 완성될 LCD의 사용 소비전력 역시 낮춰질 수 있다.
도 1은 종래의 액정표시장치의 액정패널을 개략적으로 도시한 도면이다.
도 1을 참조하여 일반적인 액정표시장치를 구성하는 기본적인 부품인 액정 패널의 구조를 설명하면 다음과 같다.
액정표시장치는 블랙매트릭스(2)(Black Matrix : BM)와 서브 컬러필터(3)(R, G, B)를 포함한 컬러필터와 컬러필터 상에 투명한 공통전극(4)이 형성된 상부기판(1)과, 화소영역(P)과 화소영역 상에 형성된 화소전극(8)과 스위칭 소자(T)로서의 박막트랜지스터를 포함한 어레이 배선이 형성된 하부기판(5)으로 구성되며, 상기 상부기판(1)과 하부기판(5) 사이에는 액정(9)이 충진 되어 있다.
상기 하부기판(5)은 어레이 기판이라고도 하며, 스위칭 소자인 박막트랜지스터(T)가 매트릭스 형태로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트 라인(6)과 데이터 라인(7)이 형성된다.
상기 화소영역(P)은 상기 게이트 라인(6)과 데이터 라인(7)이 교차하여 정의되는 영역이다. 상기 화소영역(P)상에 형성되는 화소전극(8)은 인듐-틴-옥사이드 (Indium-Tin- Oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다.
이러한 상기 액정패널의 동작을 설명하면, 상기 상부기판(1)에 형성된 공통전극(4)과, 상기 하부기판(5)에 형성된 화소전극(8) 사이에 전압을 인가하여, 상기 두 기판 사이에 충진되는 액정(9)의 배열상태에 따른 빛의 투과량을 달리함으로써 화상을 표시하는 것이다.
도 2은 종래의 액정표시장치의 한 화소에 형성된 폴리 실리콘 박막트랜지스터를 개략적으로 도시한 도면이다. 즉, 도 2는 도 1에서의 박막트랜지스터(T)영역에 대한 도면이다.
도 2을 참조하면, 액정표시장치의 개개의 화소에는 각각 상기 박막트랜지스터(10)가 형성되어 있으며, 상기 개개의 화소는 상기 박막트랜지스터(10)에 의해 스위칭되어 구동된다.
즉, 상기 화소의 화소전극(미도시)은 상기 박막트랜지스터(10)의 드레인 전극(14)과 접촉되어 형성되어 있으며, 상기 화소전극에 인가되는 전압은 데이터라인(20)에 인가되는 소정의 전압이 상기 폴리 실리콘 액티브 패턴(18)을 통과하여 상기 드레인 전극(14)을 거쳐 상기 화소전극에 인가되는 것이다.
단, 데이터라인(20)에 인가되는 소정의 전압은 게이트라인(22)에 인가되는 전압이 일정한 문턱전압(Vth) 이상 되는 경우에만 상기 폴리 실리콘 액티브 패턴(18)을 통과할 수 있게 된다.
결국, 상기 박막트랜지스터(10)는 상기 각각의 화소를 구동시키는 스위칭 소자로서의 역할을 하는 것이다.
도 3는 도 2에 도시된 박막트랜지스터의 특정부분(A-A')에 대한 횡단면도이다.
도 3를 참조하면, 상기 박막트랜지스터(T)는 게이트 전극(16)과 소스 전극(12) 및 드레인 전극(14)으로 구성되며 상기 소스 전극(12) 및 드레인 전극(14) 사이에는 폴리 실리콘 액티브 패턴(18)이 구성된다.
여기서 상기 박막트랜지스터(T)의 게이트 전극(16)은 상기 각각의 화소마다 개별적으로 형성되고, 상기 게이트 전극(16)들은 소정의 게이트 라인(미도시)과 연결되어 있다. 또한, 상기 게이트 전극(16) 아래는 게이트 절연막(26)과 폴리 실리콘 액티브 패턴(18)이 형성되어 있다.
이러한 종래의 박막트랜지스터(10)는 유리기판(24)에 액티브 패턴(18)을 이루는 폴리 실리콘 패턴을 형성하는 공정을 통하여 일단 유리기판(24)에 폴리 실리콘층을 적층하고, 이를 통상의 노광 및 식각을 통하여 액티브 패턴(18)으로 형성한 다음 게이트 절연막(26)과 게이트 전극(16)을 형성한다.
그리고, 상기 게이트 전극(16) 형성 영역 외곽부에 고 도즈 이온주입을 실시하여 상기 액티브 패턴(18)에 박막트랜지스터의 소스 영역(28) 및 드레인 영역(30)을 형성하고, 상기 게이트 전극(16)이 형성된 면 위에 절연층(32)을 증착하며, 그 다음 상기 소스 영역(28)및 드레인 영역(30)이 해당하는 곳에 대해 비아홀(via hole)(미도시)을 형성하여 이를 통해 상기 비아홀이 형성된 영역에만 소스 전극(12) 및 드레인 전극(14)이 형성되는 것이다.
이를 통해 도 2에 도시된 박막트랜지스터(T)가 형성되며, 상기 드레인 전극(14)에 전기적으로 접촉되는 화소전극(34)이 형성되면 액정표시장치에서의 개개의 화소영역(P)이 형성되는 것이다.
도 4는 도 2에 도시된 박막트랜지스터의 특정부분(B-B')에 대한 종단면도이다.
특히 도 4는 액티브 패턴과 게이트 절연막 및 게이트 전극이 형성된 부분에 대한 단면만을 도시한 것이다.
도 4를 참조하여 설명하면, 폴리 실리콘 액티브 패턴(18)이 형성된 후 그 위에 게이트 절연막(26)과 게이트 전극(16)이 형성되는 데, 이 때 상기 액티브 패턴(18)의 두께에 의해 상기 액티브 패턴(18)의 세로 길이보다 길게 형성된 상기 게이트 절연막(26) 및 게이트 전극(16)은 평탄하게 형성되지 못하고, 상기 액티브 패턴(18)이 끝나는 위치에서 상기 게이트 전극(16)은 단차를 형성하게 된다.
이에 따라 도 4에 도시된 바와 같이 상기 액티브 패턴(18)과 게이트 전극(16)사이에 형성되는 커패시턴스(capacitance)는 그 위치에 따라 다른 값을 가지게 된다.
특히 게이트 에지(edge)영역에서의 커패시턴스는 그 형성된 구조에 의해 평평한 capacitor가 아니라 둥글게 형성된 capacitor가 되어 상대적으로 동일 단위 면적 대비 커패시턴스가 커지는 효과를 가져오므로, 전기적으로 상기 위치에서 느끼는 게이트 절연막의 두께는 얇게 되는 것이다.
즉, 상기 액티브 패턴(18)과 게이트 전극(16)의 중앙부분, 즉 평평한 부분에 형성되는 커패시턴스 Cg와 상기 액티브 패턴(18)이 끝나는 부분과 게이트 전극(16)의 단차가 형성된 부분에서 형성되는 커패시턴스 Cp1 및 Cp2의 값은 동일 단위 면적 대비 커패시턴스가 서로 다르게 되며, 상기에서 살펴본 바와 같이 Cp1 및 Cp2의값이 Cg의 값보다 크게 된다.
결국 이러한 원인에 의해 Cp1 및 Cp2이 형성되는 양쪽 단차 부분에 기생 트랜지스터가 형성되며, 상대적으로 Cp1 및 Cp2의 값이 Cg의 값보다 크므로 상기 양쪽 단차 부분에 전계 집중(electric field crowding) 현상이 발생하여 Cg가 형성되는 영역에 비해 문턱전압(threshold voltage : Vth)이 낮아 일찍 턴 온(turn on)되는 특성을 보이게 된다.
이러한 현상을 험프(hump) 현상이라 하며, 상기와 같이 특정 부분에서 문턱전압이 낮아짐에 따라 상기 트랜지스터의 예정된 스위칭 시점 이전에 화소전극에 전압이 인가되어 전류가 흐르게 되는 문제가 발생하게 된다.
도 5는 험프 현상을 나타내는 그래프이다. 도 5를 참조하면, 도 5는 게이트 전압(Vg)와 드레인 전류(Id)의 관계에 대한 그래프로서, 이에 의하면 원으로 표시된 영역의 Vg=0.1에서 Id 커브가 꺽인 것을 알 수 있는데, 이것이 상기 설명한 험프 현상이다.
이러한 험프의 발생은 전체적인 박막트랜지스터의 플랫 밴드(flat band) 전압 및 문턱전압(Vth)의 쉬프트(shift)를 가져오게 되어 최초 박막트랜지스터를 제작할 때의 설계특성과 상이한 동작을 일으킬 가능성이 크게 된다.
또한, 상기 험프 특성은 유리기판 내의 각 위치별 공정 특성에 의해 각각의 박막트랜지스터마다 발생 가능성이 달라 질 수 있어, 전체적인 박막트랜지스터의 플랫 밴드 전압 및 문턱전압의 일정성(uniformity)에 악영향을 미치게 되는 단점이 있다.
또한, 이러한 현상은 액티브 패턴의 두께가 증가하고, 게이트 절연막의 두께가 줄어드는 현재의 박막트랜지스터 제조 상황에 있어 더욱 큰 문제가 되고 있다.
본 발명은 게이트 전극 및 게이트 절연막의 하단부에 존재하는 액티브 패턴에 더미 액티브 패턴을 형성함으로써, 상기 액티브 패턴의 에지(edge)에서의 게이트 전극 및 게이트 절연막의 단차를 줄여 험프 현상을 억제하도록 하는 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 액정표시장치의 액정패널을 개략적으로 도시한 도면.
도 2은 종래의 액정표시장치의 한 화소에 형성된 폴리 실리콘 박막트랜지스터를 개략적으로 도시한 도면.
도 3는 도 2에 도시된 박막트랜지스터의 특정부분(A-A')에 대한 횡단면도.
도 4은 도 2에 도시된 박막트랜지스터의 특정부분(B-B')에 대한 종단면도.
도 5는 험프 현상을 나타내는 그래프.
도 6는 본 발명에 의한 액정표시장치의 한 화소에 형성된 폴리 실리콘 박막트랜지스터를 개략적으로 도시한 도면.
도 7는 도 6에 도시된 박막트랜지스터의 특정부분(D-D')에 대한 종단면도.
도 8는 본 발명에 의한 폴리 실리콘 박막트랜지스터의 액티브 패턴 및 더미 액티브 패턴을 도시한 도면.
도 9는 본 발명에 의한 폴리 실리콘 박막트랜지스터의 제조공정을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 10' : 박막트랜지스터(TFT) 12 : 소스 전극
14 : 드레인 전극16 : 게이트 전극
18 : 액티브 패턴20 : 데이터 라인
22 : 게이트 라인24 : 유리기판
26 : 게이트 절연막28 : 소스 영역
30 : 드레인 영역32 : 절연층
34 : 화소전극36 : 더미 액티브 패턴
38 : 기판40 : 게이트막
42 : 보호막
상기 목적을 달성하기 위하여 본 발명에 따른 탑 게이트형 폴리 실리콘 박막트랜지스터는,
기판 상에 액티브 패턴, 게이트 절연막, 게이트 전극, 소스 및 드레인 전극이 순차적으로 형성된 탑 게이트형 폴리 실리콘 박막트랜지스터에 있어서, 상기 게이트 전극 및 게이트 절연막의 하부에 형성된 상기 액티브 패턴의 단부에서 소정거리 이격된 위치에 더미 액티브 패턴이 형성된 것을 특징으로 한다.
또한, 상기 더미 액티브 패턴은 상기 액티브 패턴의 상하부에 위치하며 상기 더미 액티브 패턴의 너비가 상기 게이트 전극의 너비와 같거나 넓고, 상기 액티브 패턴과는 달리 상기 소스 및 드레인 전극과 연결되지 않음을 특징으로 한다.
또한, 상기 더미 액티브 패턴은 상기 액티브 패턴과 동일한 재료로 형성됨을 특징으로 하며, 상기 액티브 패턴은 폴리 실리콘으로 이루어짐을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여 본 발명에 따른 탑 게이트형 폴리 실리콘 박막트랜지스터 제조 방법은,
기판 상에 액티브 패턴 및 더미 액티브 패턴이 형성되는 단계와, 상기 액티브 패턴 및 더미 액티브 패턴이 형성된 면 위에 게이트 절연막이 형성되는 단계와,상기 액티브 패턴 및 더미 액티브 패턴이 형성된 영역의 상부에 형성된 상기 게이트 절연막 위에 게이트 전극이 형성되는 단계와, 상기 게이트 전극이 형성된 면 위에 절연층, 소스 및 드레인 전극이 순차적으로 형성되는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 더미 액티브 패턴은 상기 액티브 패턴의 상하부에 위치하며 상기 더미 액티브 패턴의 너비가 상기 게이트 전극의 너비와 같거나 넓게 형성되고, 상기 소스 및 드레인 전극과 연결되지 않음을 특징으로 한다.
이와 같은 본 발명에 의하면, 액티브 패턴에 더미 액티브 패턴을 추가 형성함으로써 액티브 패턴 에지(edge)에서 발생되는 게이트 절연막 및 게이트 전극의 단차를 줄여줄 수 있으며, 이에 따라 게이트 전극과 상기 액티브 패턴 에지에 형성되는 전계 집중이 방지되어 험프 현상을 억제할 수 있는 장점이 있다.
또한, 이는 추가되는 공정 없이 종래의 공정을 그대로 이용하면서도 험프 특성을 억제할 수 있는 장점이 있으며, 액티브 패턴의 두께가 증가하고, 게이트 절연막의 두께가 줄어드는 박막트랜지스터의 현실적인 제조 상황에 있어서 본 발명의 효과는 더욱 증대되게 된다.
이하 첨부된 도면을 참조하여 본 발명에 의한 실시예를 상세히 설명하도록 한다.
도 6는 본 발명에 의한 액정표시장치의 한 화소에 형성된 폴리 실리콘 박막트랜지스터를 개략적으로 도시한 도면이다.
도 6를 참조하면, 본 발명에 의한 액정표시장치의 한 화소에 형성된 폴리 실리콘 박막트랜지스터(10')는 기본적인 구성이나 동작에 있어서 도 2에 도시한 종래의 액정표시장치와 동일하나, 그 차이점은 더미 액티브 패턴(36)이 액티브 패턴(18)의 상하부에 위치하여 형성되어 있고 또한, 상기 더미 액티브 패턴(36)의 너비가 상기 게이트 전극(16)의 너비와 같거나 넓게 형성된다는 점이다.
결국, 본 발명에 의한 액정표시장치 또한 종래의 액정표시장치와 같이 액정표시장치의 개개의 화소에는 각각 상기 박막트랜지스터(10')가 형성되어 있으며, 상기 개개의 화소는 상기 박막트랜지스터(10')에 의해 스위칭되어 구동된다.
즉, 상기 화소의 화소전극(미도시)은 상기 박막트랜지스터(10')의 드레인 전극(14)과 접촉되어 형성되어 있으며, 상기 화소전극에 인가되는 전압은 데이터라인(20)에 인가되는 소정의 전압이 상기 폴리 실리콘 액티브 패턴(18)을 통과하여 상기 드레인 전극(14)을 거쳐 상기 화소전극에 인가되는 것이다. 단, 데이터라인(20)에 인가되는 소정의 전압은 게이트라인(22)에 인가되는 전압이 일정한 문턱전압(Vth) 이상 되는 경우에만 상기 폴리 실리콘 액티브 패턴(18)을 통과할 수 있게 된다.
이 때 상기 더미 액티브 패턴(36)은 상기 액티브 패턴(18)과는 달리 소스 및 드레인 전극(12, 14)에 연결되어 있지 않으며, 상기 액티브 패턴(18) 형성 시 동시에 형성되므로 그 재료는 동일하다.
이렇게 상기 더미 액티브 패턴(36)을 더 구비하는 것은 종래의 기술에 있어서 발생되는 험프 현상을 억제하려는 것으로 이는 이하에서 상세히 설명하도록 한다.
또한, 도 6에 도시된 폴리 실리콘 박막트랜지스터(10')는 상기에서 설명한 바와 같이 더미 액티브 패턴(36)이 더 구비된 것 외에는 종래의 폴리 실리콘 박막트랜지스터(10)와 그 구성이 일치하므로, 특정부분(C-C')에 대한 횡단면도는 도 3에 도시된 것과 동일하다.
도 7는 도 6에 도시된 박막트랜지스터의 특정부분(D-D')에 대한 종단면도이다. 특히 도 7은 액티브 패턴 및 더미 액티브 패턴과 게이트 절연막/ 게이트 전극이 형성된 부분에 대한 단면만을 도시한 것이다.
도 7를 참조하여 설명하면, 폴리 실리콘 액티브 패턴(18) 및 더미 액티브 패턴(36)이 형성된 후 그 위에 게이트 절연막(26)과 게이트 전극(16)이 형성된다.
이 때 상기 더미 액티브 패턴(36)이 형성되는 것은 상기 액티브 패턴(18)의 두께에 의해 상기 액티브 패턴(18)의 세로 길이보다 길게 형성되는 상기 게이트 절연막(26) 및 게이트 전극(16)이 평탄하게 형성되지 못하여, 상기 액티브 패턴(18)이 끝나는 위치에서 상기 게이트 전극(16)에 단차가 형성되는 것을 방지하기 위함이다.
즉, 도 7에 도시된 바와 같이 상기 액티브 패턴(18)의 상하부 소정거리 이격되어 형성된 상기 더미 액티브 패턴(36)에 의해, 종래와 같이 상기 액티브 패턴(18)과 게이트 전극(16)사이에 형성되는 커패시턴스(capacitance)(Cg', Cp1',Cp2')가 그 위치에 따라 동일 단위 면적 대비 다른 값을 가지게 되는 것을 줄일 수 있게 된다.
상기 더미 액티브 패턴(36)이 형성됨에 따라 상기 액티브 패턴(18) 및 더미 액티브 패턴(36) 위에 형성되는 게이트 절연막(26) 및 게이트 전극(16)이 상기 액티브 패턴(18)의 에지(edge)부분에서 단차가 형성되는 것을 최대로 억제할 수 있게 되고, 이에 따라 종래의 경우 발생되던 상기 게이트 전극(16)의 단차 부분과 상기 액티브 패턴(18)의 에지 부분에 형성되는 높은 커패시턴스의 값이 줄어들게 된다.
즉, 상기 액티브 패턴(18)과 게이트 전극(16)의 중앙부분, 즉 평평한 부분에 형성되는 커패시턴스 Cg'와 상기 액티브 패턴(18)의 끝 부분과 상기 액티브 패턴(18) 및 더미 액티브 패턴(36) 사이의 홈에 의해 약간 굴곡이 생긴 게이트 전극(16) 부분에서 형성되는 커패시턴스 Cp1' 및 Cp2'의 값은 비록 서로 일치하지는 않으나 큰 차이를 보이지 않게 된다.
이에 따라 Cp1' 및 Cp2'이 형성되는 양쪽 굴곡 부분에 형성되는 기생 트랜지스터의 영향을 최대한 줄일 수 있으며, 상대적으로 Cp1' 및 Cp2'의 값이 Cg'의 값과 큰 차이를 보이지 않으므로 상기 양쪽 굴곡 부분에 전계 집중(electric field crowding) 현상이 발생되는 것을 방지하여 Cg'가 형성되는 영역에 비해 문턱전압(threshold voltage : Vth)이 낮아 일찍 턴 온(turn on)되는 험프(hump) 특성을 최대한 억제할 수 있게 된다.
도 8는 본 발명에 의한 폴리 실리콘 박막트랜지스터의 액티브 패턴 및 더미 액티브 패턴을 도시한 도면이다.
도 8를 참조하면, 상기 액티브 패턴(18)은 소스 전극(미도시) 및 드레인 전극(미도시)과 전기적으로 접촉되어야 하므로 일정한 너비로 형성되어 있다. 이에 비해 상기 더미 액티브 패턴(36)은 상기 액티브 패턴(18)의 상하부에 소정거리 이격되어 위치하며 그 너비가 상기 액티브 패턴(18) 및 더미 액티브 패턴(36) 위에 형성되는 게이트 전극(미도시)의 너비와 같거나 약간 넓게 형성된다.
여기서, 상기 소정거리는 0.1um정도 이상이며, 상기 더미 액티브 패턴(36)의 폭은 상기 게이트 절연막(미도시) 및 게이트전극이 지탱될 수 있는 정도의 폭을 지녀야 한다.
도 9는 본 발명에 의한 폴리 실리콘 박막트랜지스터의 제조공정을 나타낸 단면도이다. 단, 도 9는 도 6에서의 C-C' 및 D-D'에 대한 단면을 중심으로 그 제조되는 공정을 설명하고 있다.
도 9를 참조하여 본 발명에 의한 폴리 실리콘 박막트랜지스터의 제조공정을 설명하면 다음과 같다.
상기 액티브 패턴(18)은 기판(38) 상에 실리콘층을 증착하고, 포토레지스터와 애칭을 통하여 실리콘 패턴을 형성함으로서 이루어진다.
여기서, 상기 실리콘층은 폴리 실리콘으로 구성되는데, 이는 아몰퍼스 실리콘을 저온에서 CVD로 500Å 내지 800Å 두께로 일단 형성한 후 바로 레이저로 어닐링하여 결정화하거나 아몰퍼스 실리콘을 저온에서 CVD로 형성하고 그 위에 게이트 절연막으로 실리콘 산화막 등의 절연막을 1000Å 정도의 두께로 형성한 다음 레이저 어닐링을 실시하는 등의 방법으로 형성되며, 상기 실리콘 패턴 시 액티브 패턴과 더미 액티브 패턴을 동시에 형성하게 된다. 따라서, 상기 더미 액티브 패턴은 상기 액티브 패턴과 동일한 재료로 형성된다.
그러나, 상기 더미 액티브 패턴(36)은 상기 액티브 패턴(18)과는 달리 데이터라인에서의 신호를 화소전극에 전달하는 채널의 역할을 하는 것이 아니므로 상기 소스 및 드레인 전극과는 연결되지 않는다. (A)
다음으로는 상기 액티브 패턴(18) 및 더미 액티브 패턴(36) 위로 게이트 절연막(26)과 게이트막(40)을 차례로 적층한다. 상기 게이트 절연막(26)은 실리콘 산화막이나 실리콘 질화막으로 형성되고, 상기 게이트막(40)은 금속층을 소정의 두께로 적층하여 사용하는데, 이 때 사용되는 금속으로는 알루미늄(Al) 이나 알루미늄 합금(Al alloy), 크롬(Cr) 등이 있다.(B)
다음으로는 게이트막(40) 위에 포토레지스트를 도포하고 포토마스크를 사용하여 노광한 다음 현상을 통해 일정한 포토레지스트 패턴을 남긴다. 이 때, 게이트 전극(16)이 상기 포토레지스트 패턴에 의해 형성되고, 포토레지스트 패턴을 제거한 상태에서 p형 또는 n형 고 도즈 이온주입을 실시하여 p형 또는 n형의 박막트랜지스터의 소스 영역(28) 및 드레인 영역(30)을 형성한다. 이온 주입은 대개 80 ~ 90keV 정도의 고에너지로 진행된다.(C)
다음으로는 상기 게이트 전극(16)이 형성된 면 위에 절연층(32)을 증착한다. 이 때 상기 절연층(32)은 실리콘 산화막 또는 실리콘 질화막을 사용한다.(D)
다음으로는 상기에서 형성된 소스 영역(28)및 드레인 영역(30)이 해당하는 곳에 대해 비아홀(via hole)(미도시)을 형성하고, 금속층(미도시)을 증착한다. 상기 금속층(미도시)을 증착한 뒤에는 또한 일반적인 반도체 공정을 통해 상기 비아홀(미도시)이 형성된 영역에만 소스 전극(12) 및 드레인 전극(14)이 형성되며, 상기 소소 전극(12) 및 드레인 전극(14)이 형성되면 그 위에 보호막(42)이 증착된다.(E)
마직막으로, 상기 드레인 전극(14)의 상측에 콘택홀(미도시)을 형성한 뒤, 금속층(미도시)을 증착하고 일반적인 반도체 공정을 통해 상기 드레인 전극(14)과 접촉되는 화소전극(34)이 형성된다. (F)
결국, 본 발명에 의한 탑 게이트형 폴리 실리콘 박막트랜지스터 제조방법은 종래의 박막트랜지스터 제조공정에 대해 추가되는 공정이 없이 액티브 패턴 형성 공정 시 더미 액티브 패턴을 추가로 동시에 형성함으로써 험프 현상을 억제할 수 있게 되는 것이다.
이상의 설명에서와 같이 본 발명에 따른 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그 제조방법에 의하면, 액티브 패턴에 더미 액티브 패턴을 추가 형성함으로써 액티브 패턴 에지에서 발생되는 게이트 절연막 및 게이트 전극의 단차를 줄여줄 수 있으며, 이에 따라 게이트 전극과 상기 액티브 패턴 에지에 형성되는 전계 집중이 방지되어 험프 현상을 억제할 수 있는 장점이 있다.
또한, 이는 추가되는 공정 없이 종래의 공정을 그대로 이용하면서도 험프 현상을 억제할 수 있는 장점이 있으며, 액티브 패턴의 두께가 증가하고, 게이트 절연막의 두께가 줄어드는 박막트랜지스터의 현실적인 제조 상황에 있어서 본 발명의효과는 더욱 증대되게 된다.

Claims (8)

  1. 기판 상에 액티브 패턴, 게이트 절연막, 게이트 전극, 소스 및 드레인 전극이 순차적으로 형성된 탑 게이트형 폴리 실리콘 박막트랜지스터에 있어서,
    상기 게이트 전극 및 게이트 절연막의 하부에 형성된 상기 액티브 패턴의 단부에서 소정거리 이격된 위치에 더미 액티브 패턴이 형성된 것을 특징으로 하는 탑 게이트형 폴리 실리콘 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 더미 액티브 패턴은 상기 액티브 패턴의 상하부에 위치하며 상기 더미 액티브 패턴의 너비가 상기 게이트 전극의 너비와 같거나 넓음을 특징으로 하는 탑 게이트형 폴리 실리콘 박막트랜지스터.
  3. 제 1항에 있어서,
    상기 더미 액티브 패턴은 상기 소스 및 드레인 전극과 연결되지 않음을 특징으로 하는 탑 게이트형 폴리 실리콘 박막트랜지시터.
  4. 제 1항에 있어서,
    상기 더미 액티브 패턴은 상기 액티브 패턴과 동일한 재료로 형성됨을 특징으로 하는 탑 게이트형 폴리 실리콘 박막트랜지스터.
  5. 제 1항에 있어서,
    상기 액티브 패턴은 폴리 실리콘으로 이루어짐을 특징으로 하는 탑 게이트형 폴리 실리콘 박막트랜지스터.
  6. 기판 상에 액티브 패턴 및 더미 액티브 패턴이 형성되는 단계와,
    상기 액티브 패턴 및 더미 액티브 패턴이 형성된 면 위에 게이트 절연막이 형성되는 단계와,
    상기 액티브 패턴 및 더미 액티브 패턴이 형성된 영역의 상부에 형성된 상기 게이트 절연막 위에 게이트 전극이 형성되는 단계와,
    상기 게이트 전극이 형성된 면 위에 절연층, 소스 및 드레인 전극이 순차적으로 형성되는 단계를 포함하는 것을 특징으로 하는 탑 게이트 형 폴리 실리콘 박막트랜지스터 제조 방법.
  7. 제 6항에 있어서,
    상기 더미 액티브 패턴은 상기 액티브 패턴의 상하부에 위치하며 상기 더미 액티브 패턴의 너비가 상기 게이트 전극의 너비와 같거나 넓게 형성되는 것을 특징으로 하는 탑 게이트형 폴리 실리콘 박막트랜지스터 제조 방법.
  8. 제 6항에 있어서,
    상기 더미 액티브 패턴은 상기 소스 및 드레인 전극과 연결되지 않음을 특징으로 하는 탑 게이트형 폴리 실리콘 박막트랜지시터 제조 방법.
KR1020020051626A 2002-08-29 2002-08-29 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법 KR100867537B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020051626A KR100867537B1 (ko) 2002-08-29 2002-08-29 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020051626A KR100867537B1 (ko) 2002-08-29 2002-08-29 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법

Publications (2)

Publication Number Publication Date
KR20040020168A true KR20040020168A (ko) 2004-03-09
KR100867537B1 KR100867537B1 (ko) 2008-11-06

Family

ID=37324659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020051626A KR100867537B1 (ko) 2002-08-29 2002-08-29 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법

Country Status (1)

Country Link
KR (1) KR100867537B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100563067B1 (ko) * 2004-06-30 2006-03-24 삼성에스디아이 주식회사 박막 트랜지스터 구조체 및 이를 구비하는 평판디스플레이 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2738315B2 (ja) * 1994-11-22 1998-04-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
JPH09107107A (ja) * 1995-10-13 1997-04-22 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、薄膜トランジスタアレイ、及び液晶表示装置
JP3319975B2 (ja) * 1997-05-08 2002-09-03 株式会社日立製作所 半導体素子及びそれを用いた液晶表示装置
KR100274887B1 (ko) * 1998-04-27 2000-12-15 김순택 박막트랜지스터와 그 제조방법
KR20020058315A (ko) * 2000-12-29 2002-07-12 박종섭 반도체 소자의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100563067B1 (ko) * 2004-06-30 2006-03-24 삼성에스디아이 주식회사 박막 트랜지스터 구조체 및 이를 구비하는 평판디스플레이 장치

Also Published As

Publication number Publication date
KR100867537B1 (ko) 2008-11-06

Similar Documents

Publication Publication Date Title
KR100442898B1 (ko) 액정표시장치및그제조방법
KR100374737B1 (ko) 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기
KR100675631B1 (ko) 횡전계방식 액정표시장치 및 그 제조방법
JP5600255B2 (ja) 表示装置、スイッチング回路および電界効果トランジスタ
US6828585B2 (en) Thin-film transistor, method for fabricating the same, and liquid crystal display device
CN1873989B (zh) 薄膜晶体管以及制造薄膜晶体管基板的方法
WO2010032386A1 (ja) 半導体装置
US8148726B2 (en) Display device and manufacturing method thereof
US20100133541A1 (en) Thin film transistor array substrate, its manufacturing method, and liquid crystal display device
KR100780714B1 (ko) 액정 표시장치
US6545730B1 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JPH06295924A (ja) 液晶表示素子の製造方法
US8124974B2 (en) Display device
US8748892B2 (en) Thin film transistor and method for fabricating the same
JPH0982969A (ja) 薄膜トランジスタおよび液晶表示装置
JP4537029B2 (ja) 薄膜トランジスタ装置及びその製造方法、並びにそれを備えた薄膜トランジスタ基板及び表示装置
US7777230B2 (en) Display device
US6894755B2 (en) Liquid crystal display device integrating driving circuit on matrix substrate
US6847414B2 (en) Manufacturing method for liquid crystal display
JPH10133233A (ja) アクティブマトリクス型表示回路およびその作製方法
KR20030085894A (ko) 박막트랜지스터 액정표시장치 및 그 제조방법
KR100777850B1 (ko) 어레이 기판 및 평면 표시 장치
JP2898509B2 (ja) アクティブマトリックス基板及びその製造方法
KR100867537B1 (ko) 탑 게이트형 폴리 실리콘 박막트랜지스터 및 그제조방법
CN100557804C (zh) 像素结构、薄膜晶体管阵列基板以及液晶显示面板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140918

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee