KR20040008478A - Method for manufacturing a transistor - Google Patents
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Abstract
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 측벽에 스페이서(Spacer)를 구비한 게이트전극 사이의 반도체 기판을 식각하여 트렌치(Trench)를 형성하고, 에피택셜(Epitaxial)층을 성장시켜 소오스/드레인 영역을 형성함으로 소자의 특성, 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor. In particular, a trench is formed by etching a semiconductor substrate between gate electrodes having spacers on sidewalls, and an epitaxial layer is grown to form a source / drain. The present invention relates to a method for manufacturing a transistor that improves the characteristics, yield, and reliability of a device by forming a region.
소자의 고집적화에 따라 게이트전극의 폭이 감소되어 소오스 영역과 드레인 영역의 거리도 감소되는 추세이다.As the device is highly integrated, the width of the gate electrode decreases, so that the distance between the source region and the drain region decreases.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.
도 1a를 참조하면, p형 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨 다음, 상기 게이트 산화막(13) 상에 다결정 실리콘층과 감광막(도시하지 않음)을 순차적으로 형성한다.Referring to FIG. 1A, a gate oxide film 13 is grown on a p-type semiconductor substrate 11 by a thermal oxidation process, and then a polycrystalline silicon layer and a photoresist film (not shown) are sequentially formed on the gate oxide film 13. Form.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.The photosensitive film is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains.
이어, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층을 식각하여 게이트전극(15)을 형성한 다음, 상기 감광막을 제거한다.Subsequently, the polycrystalline silicon layer is etched using the selectively exposed and developed photosensitive film to form a gate electrode 15, and then the photosensitive film is removed.
도 1b를 참조하면, 상기 게이트전극(15)을 마스크로 전면에 저농도 n형 불순물 이온을 이온 주입한다.Referring to FIG. 1B, low concentration n-type impurity ions are implanted into the entire surface of the gate electrode 15 using a mask.
그리고, 상기 게이트전극(15)을 포함한 전면에 질화막을 형성하고, 에치백(Etch-back)하여 상기 게이트전극(15) 측벽에 질화막 스페이서(17)를 형성한다.A nitride film is formed on the entire surface including the gate electrode 15 and etched back to form a nitride film spacer 17 on the sidewall of the gate electrode 15.
도 1c를 참조하면, 상기 게이트전극(15)과 질화막 스페이서(17)를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인(Drive-in) 확산하여 상기 게이트전극(15) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(19)을 형성한다.Referring to FIG. 1C, a high concentration of n-type impurity ions are implanted using the gate electrode 15 and the nitride film spacer 17 as a mask, and drive-in diffusion is used to form semiconductor substrates on both sides of the gate electrode 15 ( 11) Form source / drain regions 19 of LDD (Lightly Doped Drain) structures in the surface.
그러나 종래의 트랜지스터의 제조 방법은 소자의 고집적화에 따라 게이트전극 하부의 채널(Channel) 길이의 감소로 숏(Short) 채널 현상 및 GIDL(Gate Induced Drain Leakage)이 발생되어 소자의 특성, 수율 및 신뢰성이 저하되는 문제점이 있었다.However, in the conventional transistor manufacturing method, short channel phenomenon and GIDL (Gate Induced Drain Leakage) occur due to the decrease of the channel length under the gate electrode according to the high integration of the device, resulting in the characteristics, yield and reliability of the device. There was a problem of deterioration.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 측벽에 스페이서를 구비한 게이트전극 사이의 반도체 기판을 식각하여 트렌치를 형성하고, 에피택셜층을 성장시켜 소오스/드레인 영역을 형성함으로써, 숏 채널 현상 및 GIDL을 방지하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by forming a trench by etching a semiconductor substrate between the gate electrode having a spacer on the side wall, and by forming an source / drain region by growing an epitaxial layer, a short channel phenomenon And a method for manufacturing a transistor that prevents GIDL.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11,31 : 반도체 기판13,33 : 게이트 산화막11,31 semiconductor substrate 13,33 gate oxide film
15,35 : 게이트전극17,37 : 질화막 스페이서15,35 gate electrode 17,37 nitride film spacer
19 : 소오스/드레인 영역39 : 트렌치19: source / drain area 39: trench
41 : 저농도 n형 불순물 이온43 : 제 1 에피택셜층41 low concentration n-type impurity ion 43 first epitaxial layer
45 : 고농도 n형 불순물 이온47 : 플러그45 high concentration n-type impurity ion 47 plug
이상의 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,
제 1 도전형 반도체 기판 상에 게이트 절연막을 개재하며 측벽에 절연막 스페이서가 구비된 게이트전극을 형성하는 단계와,Forming a gate electrode on the first conductive semiconductor substrate, the gate electrode having an insulating film spacer on the sidewalls and having a gate insulating film;
상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계와,Etching the exposed semiconductor substrate to form a trench;
상기 트렌치에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계와,Implanting low concentration of a second conductivity type impurity ion into the trench;
상기 트렌치의 매립층인 제 1 에피택셜층을 성장시키는 단계와,Growing a first epitaxial layer that is a buried layer of the trench;
상기 제 1 에피택셜층에 고농도의 제 2 도전형 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와,Implanting a high concentration of second conductivity type impurity ions into the first epitaxial layer to form a source / drain region;
상기 제 1 에피택셜층 상에 상기 게이트전극의 상부부위까지 제 2 에피택셜층을 성장시켜 플러그를 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것과,Providing a method of manufacturing a transistor comprising growing a second epitaxial layer to an upper portion of the gate electrode on the first epitaxial layer to form a plug;
상기 반도체 기판을 10 ∼ 200 nm의 깊이로 식각 하여 트렌치를 형성하는 것과,Etching the semiconductor substrate to a depth of 10 to 200 nm to form a trench,
상기 트렌치에 1 ∼ 100KeV의 에너지 하에 0 ∼ 30도 및 0 ∼ 360도의 틸트 이온 주입 공정을 2 ∼ 4번 반복하는 방식으로 1E11 ∼ 1E15/㎠ 저농도의 제 2도전형 불순물 이온을 주입하는 것과,Injecting the second conductive type impurity ions having a low concentration of 1E11 to 1E15 / cm 2 in a manner of repeating the ion implantation process of 0 to 30 degrees and 0 to 360 degrees two to four times under an energy of 1 to 100 KeV,
상기 제 1, 제 2 에피택셜층을 700 ∼ 1000℃ 온도에서 성장시키는 것과,Growing said first and second epitaxial layers at a temperature of 700 to 1000 ° C;
상기 제 1, 제 2 에피택셜층을 불순물 없이 성장시키거나 1e17 ∼ 5e20/㎤ 농도의 제 2 도전형 불순물 이온을 도핑하여 성장시키는 것과,Growing the first and second epitaxial layers without impurities or by doping second conductivity type impurity ions having a concentration of 1e17 to 5e20 / cm 3,
상기 제 1 에피택셜층에 1 ∼ 100KeV의 에너지 하에 0 ∼ 30도 및 0 ∼ 360도의 틸트 이온 주입 공정을 2 ∼ 4번 반복하는 방식으로 1E11 ∼ 1E15/㎠ 고농도의 제 2 도전형 불순물 이온을 주입하는 것과,Injecting the second conductivity type impurity ions having a high concentration of 1E11 to 1E15 / cm 2 into the first epitaxial layer by repeating the tilt ion implantation process of 0 to 30 degrees and 0 to 360 degrees two to four times under an energy of 1 to 100 KeV. To do that,
상기 플러그를 500 ∼ 1000℃의 증착 온도에서 1e17 ∼ 5e20/㎤ 농도의 n형 불순물 이온이 도핑되어 형성된 다결정 실리콘층으로 형성함을 제 1 특징으로 한다.The first feature is that the plug is formed of a polycrystalline silicon layer formed by doping n-type impurity ions having a concentration of 1e17 to 5e20 / cm 3 at a deposition temperature of 500 to 1000 ° C.
그리고, 본 발명은,And the present invention,
제 1 도전형 반도체 기판 상에 게이트 절연막을 개재하며 측벽에 절연막 스페이서가 구비된 게이트전극을 형성하는 단계와,Forming a gate electrode on the first conductive semiconductor substrate, the gate electrode having an insulating film spacer on the sidewalls and having a gate insulating film;
상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계와,Etching the exposed semiconductor substrate to form a trench;
상기 트렌치에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계와,Implanting low concentration of a second conductivity type impurity ion into the trench;
상기 트렌치의 매립층인 제 1 에피택셜층을 0.1 ∼ 150nm의 두께를 단위로 다수 번의 에피택셜층 성장 공정을 진행하여 성장시키는 단계와,Growing the first epitaxial layer, which is a buried layer of the trench, by a plurality of epitaxial layer growth processes in units of a thickness of 0.1 to 150 nm;
상기 제 1 에피택셜층에 고농도의 제 2 도전형 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와,Implanting a high concentration of second conductivity type impurity ions into the first epitaxial layer to form a source / drain region;
상기 제 1 에피택셜층 상에 상기 게이트전극의 상부부위까지 제 2 에피택셜층을0.1 ∼ 150nm의 두께를 단위로 다수 번의 에피택셜층 성장 공정을 진행하여 성장시켜 플러그를 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것을 제 2 특징으로 한다.And forming a plug by growing a second epitaxial layer on the first epitaxial layer to an upper portion of the gate electrode through a plurality of epitaxial layer growth processes in units of a thickness of 0.1 to 150 nm. It is a 2nd characteristic to provide the manufacturing method of this.
그리고 본 발명은,And the present invention,
제 1 도전형 반도체 기판 상에 게이트 절연막을 개재하며 측벽에 절연막 스페이서가 구비된 게이트전극을 형성하는 단계와,Forming a gate electrode on the first conductive semiconductor substrate, the gate electrode having an insulating film spacer on the sidewalls and having a gate insulating film;
상기 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계와,Etching the exposed semiconductor substrate to form a trench;
상기 트렌치에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계와,Implanting low concentration of a second conductivity type impurity ion into the trench;
상기 트렌치 상에 상기 게이트전극의 상부부위까지 에피택셜층을 성장시키되, 상기 반도체 기판 상의 에피택셜층으로 플러그를 형성하는 단계와,Growing an epitaxial layer on the trench up to an upper portion of the gate electrode, and forming a plug as an epitaxial layer on the semiconductor substrate;
상기 에피택셜층에 고농도의 제 2 도전형 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것을 제 3 특징으로 한다.It is a third aspect of the present invention to provide a method of manufacturing a transistor, which includes forming a source / drain region by implanting a high concentration of second conductivity type impurity ions into the epitaxial layer.
본 발명의 원리는 측벽에 스페이서를 구비한 게이트전극 사이의 반도체 기판을 식각하여 트렌치를 형성하고, 에피택셜층을 성장시켜 소오스/드레인 영역을 형성함으로써, 소오스/드레인 영역과 반도체 기판간의 전기장을 감소시켜 누설 전류를 방지하고, 소오스/드레인 영역간의 전위를 감소시켜 숏 채널 현상 및 GIDL을 방지하기 위한 것이다.The principle of the present invention is to form a trench by etching the semiconductor substrate between the gate electrode having a spacer on the sidewall, and to grow the epitaxial layer to form a source / drain region, thereby reducing the electric field between the source / drain region and the semiconductor substrate This is to prevent leakage current and to reduce the potential between source / drain regions to prevent short channel phenomenon and GIDL.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
도 2a를 참조하면, p형 반도체 기판(31)상에 열산화 공정으로 게이트 산화막(33)을 성장시킨 다음, 상기 게이트 산화막(33) 상에 다결정 실리콘층과 감광막(도시하지 않음)을 순차적으로 형성한다.Referring to FIG. 2A, a gate oxide film 33 is grown on a p-type semiconductor substrate 31 by a thermal oxidation process, and then a polycrystalline silicon layer and a photoresist film (not shown) are sequentially formed on the gate oxide film 33. Form.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.The photosensitive film is selectively exposed and developed so that only the portion where the gate electrode is to be formed remains.
이어, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 다결정 실리콘층을 식각하여 게이트전극(35)을 형성한 다음, 상기 감광막을 제거한다.Subsequently, the polycrystalline silicon layer is etched using the selectively exposed and developed photosensitive film to form a gate electrode 35, and then the photosensitive film is removed.
그리고, 상기 게이트전극(35)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 게이트전극(35) 측벽에 질화막 스페이서(37)를 형성한다.A nitride film is formed on the entire surface including the gate electrode 35 and etched back to form a nitride film spacer 37 on the sidewall of the gate electrode 35.
도 2b를 참조하면, 상기 게이트전극(35)과 질화막 스페이서(37)를 마스크로 상기 반도체 기판(31)을 10 ∼ 200 nm의 깊이로 이방성 또는 등방성 식각 하여 트렌치(39)를 형성한다.Referring to FIG. 2B, the trench 39 is formed by anisotropically or isotropically etching the semiconductor substrate 31 to a depth of 10 to 200 nm using the gate electrode 35 and the nitride film spacer 37 as a mask.
도 2c를 참조하면, 1 ∼ 100KeV의 에너지 하에 0 ∼ 30도 및 0 ∼ 360도의 틸트 이온 주입 공정을 2 ∼ 4번 반복하는 방식으로 1E11 ∼ 1E15/㎠의 저농도 n형 불순물 이온(41)을 상기 트렌치(39)에 주입한다.Referring to FIG. 2C, the low concentration n-type impurity ions 41 of 1E11 to 1E15 / cm 2 are repeated in a manner of repeating the tilt ion implantation process of 0 to 30 degrees and 0 to 360 degrees two to four times under an energy of 1 to 100 KeV. Inject into the trench 39.
도 2d를 참조하면, 700 ∼ 1000℃ 온도의 SEG(Selective Epitaxial Growth) 공정을 진행하여 상기 노출된 반도체 기판(31) 상에 제 1 에피택셜층(43)을 성장시켜 상기 트렌치(39)를 매립한다. 이때, 상기 제 1 에피택셜층(43)을 불순물 없이 성장시키거나 1e17 ∼ 5e20/㎤ 농도의 n형 불순물 이온을 도핑하여 성장시킨다.Referring to FIG. 2D, the trench 39 is buried by growing a first epitaxial layer 43 on the exposed semiconductor substrate 31 by performing a selective epitaxial growth (SEG) process at a temperature of 700 to 1000 ° C. FIG. do. In this case, the first epitaxial layer 43 may be grown without impurities or by doping n-type impurity ions having a concentration of 1e17 to 5e20 / cm 3.
도 2e를 참조하면, 1 ∼ 100KeV의 에너지 하에 0 ∼ 30도 및 0 ∼ 360도의 틸트 이온 주입 공정을 2 ∼ 4번 반복하는 방식으로 1E11 ∼ 1E15/㎠의 고농도 n형 불순물 이온(45)을 상기 제 1 에피택셜층(43)에 주입하고 드라이브 인 확산하여 상기 에피택셜층(43)에 소오스/드레인 영역을 형성한다.Referring to FIG. 2E, the high concentration n-type impurity ions 45 of 1E11 to 1E15 / cm 2 are repeated in a manner that the tilt ion implantation process of 0 to 30 degrees and 0 to 360 degrees is repeated 2 to 4 times under an energy of 1 to 100 KeV. It is implanted into the first epitaxial layer 43 and drive-diffused to form a source / drain region in the epitaxial layer 43.
도 2f를 참조하면, 700 ∼ 1000℃ 온도의 SEG 공정을 진행하여 상기 제 1 에피택셜층(43) 상에 상기 게이트전극(35) 상부 부위까지 제 2 에피택셜층을 성장시켜 플러그(47)를 형성한다. 이때, 상기 제 2 에피택셜층을 불순물 없이 성장시키거나 1e17 ∼ 5e20/㎤ 농도의 n형 불순물 이온을 도핑하여 성장시킨다.Referring to FIG. 2F, a plug 47 may be formed by growing a second epitaxial layer on the first epitaxial layer 43 to the upper portion of the gate electrode 35 by performing a SEG process at a temperature of 700 to 1000 ° C. Form. In this case, the second epitaxial layer is grown without impurities or by doping n-type impurity ions having a concentration of 1e17 to 5e20 / cm 3.
그리고, 상기 제 2 에피택셜층 대신에 500 ∼ 1000℃의 증착 온도에서 1e17 ∼ 5e20/㎤ 농도의 n형 불순물 이온이 도핑되어 형성된 다결정 실리콘층으로 상기 플러그(47)를 형성할 수 있다.The plug 47 may be formed of a polycrystalline silicon layer formed by doping n-type impurity ions having a concentration of 1e17 to 5e20 / cm 3 at a deposition temperature of 500 to 1000 ° C. instead of the second epitaxial layer.
또한, 상술한 본 발명의 트랜지스터의 제조 방법에 있어서, 두 번의 에피택셜층 성장 공정을 진행하지 않고 0.1 ∼ 150nm의 두께를 단위로 3 ∼ 10번의 에피택셜층 성장 공정을 진행하거나 한 번의 에피택셜층 성장 공정으로 상기 게이트전극(35)의 상부부위까지 에피택셜층을 성장시킬 수 있다.In addition, in the above-described method of manufacturing a transistor of the present invention, three to ten epitaxial layer growth processes are performed in units of a thickness of 0.1 to 150 nm without performing two epitaxial layer growth processes or one epitaxial layer. An epitaxial layer may be grown to an upper portion of the gate electrode 35 by a growth process.
본 발명의 트랜지스터의 제조 방법은 측벽에 스페이서를 구비한 게이트전극 사이의 반도체 기판을 식각하여 트렌치를 형성하고, 에피택셜층을 성장시켜 소오스/드레인 영역을 형성함으로써, 소오스/드레인 영역과 반도체 기판간의 전기장을 감소시켜 누설 전류를 방지하고, 소오스/드레인 영역간의 전위를 감소시켜 숏 채널 현상 및 GIDL을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of manufacturing a transistor of the present invention, a trench is formed by etching a semiconductor substrate between gate electrodes having spacers on sidewalls, and a source / drain region is formed by growing an epitaxial layer to form a source / drain region between the semiconductor substrate and the semiconductor substrate. The electric field is reduced to prevent leakage current, and the potential between source / drain regions is reduced to prevent short channel phenomenon and GIDL, thereby improving device characteristics, yield, and reliability.
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