KR20040008450A - Manufacturing method of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to be capable of preventing the contact between a metal line and an Ru layer by completely removing the Ru layer of a peripheral region of a semiconductor substrate. CONSTITUTION: After the first interlayer dielectric(49) having a storage node contact plug(50) is formed at the upper portion of a semiconductor substrate(41), an etch stop layer(51) and a core insulating layer(53) are sequentially formed at the upper portion of the resultant structure. After the storage node contact plug is exposed by carrying out an etching process at the resultant structure, a storage node(55) is formed at the upper portion of the storage node contact plug. The first and second plate electrode(63) are then sequentially formed at the upper portion of the resultant structure. Preferably, the first plate electrode is made of one selected from a group consisting of an Ru layer, a Pt layer, an Ir layer, an RuO2 layer, or an IrO2 layer.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}Manufacturing method of semiconductor device

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 루테늄(Ru)을 전극물질로 사용하는 경우 캐패시터 형성 후 주변회로영역 상에 형성되어 있는 Ru을 완전히 제거하여 금속배선 형성 시 금속배선에 Ru이 확산되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, in the case of using ruthenium (Ru) as an electrode material, Ru is formed on the metal wiring when metal wiring is formed by completely removing Ru formed on the peripheral circuit region after forming the capacitor. The present invention relates to a method for manufacturing a semiconductor device which prevents the diffusion.

반도체소자가 고집적화됨에 따라 소자의 동작에 필요한 최소한의 캐패시터의 정전용량은 줄어드는데 한계가 있다. 이에 작은 면적에 최소한의 정전용량(C)을 확보하기 위하여 많은 노력을 기울이고 있다. 정전용량은 유전율(ε)과 저장전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례하므로 정전용량을 증가시키는 방법으로는 여러가지가 있을 수 있다. 그 중에서 0.12㎛ 이하의 디자인 룰(design rule)을 갖는 고집적 소자는 고유전체인 BST((Ba1-xSrx)TiO3), PZT(Pb(ZrTi1-x)O3), Ta2O5등을 이용하여 캐패시터의 정전용량을 증가시키는 방법이 현재 많이 연구되고 있다.As semiconductor devices are highly integrated, there is a limit in reducing the capacitance of the minimum capacitor required for the operation of the device. In order to secure a small amount of capacitance (C) in a small area is making a lot of effort. Since the capacitance is proportional to the dielectric constant epsilon and the storage electrode surface area A and inversely proportional to the dielectric film thickness d, there may be various ways to increase the capacitance. Among them, highly integrated devices having a design rule of 0.12 μm or less include BST ((Ba 1-x Sr x ) TiO 3 ), PZT (Pb (ZrTi 1-x ) O 3 ), Ta 2 O The method of increasing the capacitance of a capacitor using 5 and the like has been studied a lot.

그리고, 종래에는 전극 물질로서 다결정실리콘이 주로 사용되었으나, 상기 고유전체를 이용하여 캐패시터를 형성하는 경우 전극 물질과 고유전체 간의 계면 반응을 억제하기 위하여 루테늄(Ru), 이리듐(Ir) 또는 플라티늄(Pt) 등의 귀금속이 전극 물질로 사용되고 있다.In the past, polysilicon was mainly used as an electrode material, but in the case of forming a capacitor using the high dielectric material, ruthenium (Ru), iridium (Ir), or platinum (Pt) to suppress an interfacial reaction between the electrode material and the high dielectric material. Precious metals such as) are used as electrode materials.

특히, 상기 전극 물질 중 Ru은 고유전체인 Ta2O5막과의 계면 안정성이 우수하고, 산화물인 RuO2가 전도체라는 장점 때문에 많이 사용되고 있다. 그러나, 상기 Ru은 막질이 치밀하지 못하여 여러 가지 공정에 사용되는 케미칼(chemical) 및 플라즈마(plasma) 등을 통과시켜 하부 박막을 손상시키는 문제점이 있다.Particularly, among the electrode materials, Ru has excellent interfacial stability with the Ta 2 O 5 film, which is a high dielectric material, and RuO 2, which is an oxide, is used a lot because of its advantages. However, the Ru has a problem in that the film quality is not dense and the lower thin film is damaged by passing through chemical and plasma used in various processes.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법에 대하여 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1 은 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 반도체기판(11)의 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)을 도시한다.FIG. 1 is a cross sectional view showing a process of manufacturing a semiconductor device according to the prior art, and shows a cell region I and a peripheral circuit region II of a semiconductor substrate 11.

먼저, 소정의 하부구조물이 구비되는 반도체기판(11) 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분에 접속되는 랜딩 플러그(15)가 구비되는 제1층간절연막(13)을 형성한다. 이때, 상기 랜딩 플러그(15)는 다결정실리콘층으로 형성된 것이다.First, a first interlayer insulating film 13 having a landing plug 15 connected to a portion intended as a bit line contact and a storage electrode contact is formed on a semiconductor substrate 11 having a predetermined lower structure. In this case, the landing plug 15 is formed of a polysilicon layer.

다음, 상기 랜딩플러그(15)에 접속되는 비트라인(17)을 형성한다. 이때, 상기 비트라인(17) 상부에 마스크절연막 패턴이 적층되어있다.Next, a bit line 17 connected to the landing plug 15 is formed. In this case, a mask insulating layer pattern is stacked on the bit line 17.

그 다음, 전체표면 상부에 제2층간절연막(19)을 형성한다.Next, a second interlayer insulating film 19 is formed over the entire surface.

다음, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(19)을 식각하여 저장전극 콘택홀(도시안됨)을 형성한다.Next, the second interlayer insulating layer 19 is etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole (not shown).

다음, 전체표면 상부에 화학기상증착방법으로 TiN막을 증착한다.Next, a TiN film is deposited on the entire surface by chemical vapor deposition.

그 다음, 상기 TiN막을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 저장전극 콘택플러그(20)를 형성한다. 이때, 상기 CMP공정은 상기 비트라인(17) 상부의 마스크절연막패턴을 연마장벽으로 이용하여 실시되고, 상기 CMP공정 후 상기 비트라인(17) 상부의 마스크절연막패턴이 500 ∼ 1500Å 정도 손실된다.Then, the TiN film is removed by chemical mechanical polishing (hereinafter referred to as CMP) process to form the storage electrode contact plug 20. In this case, the CMP process is performed using the mask insulating film pattern on the bit line 17 as a polishing barrier, and after the CMP process, the mask insulating film pattern on the bit line 17 is lost by about 500 to 1500 mW.

다음, 전체표면 상부에 식각방지막(21)을 증착한다. 이때, 상기식각방지막(21)은 질화막을 사용하여 200 ∼ 1500Å두께로 형성한다.Next, an etch stop layer 21 is deposited on the entire surface. At this time, the etch stop film 21 is formed to a thickness of 200 ~ 1500Å by using a nitride film.

그 다음, 상기 식각방지막(21) 상부에 코아절연막(23)을 형성한다. 이때, 상기 코아절연막(23)은 TEOS(tetra-ethyl ortho silicate)막, PSG(phospho silicate glass)막 또는 이들의 적층구조로 형성하되, 8000 ∼ 20000Å 두께로 형성한다.Next, a core insulating layer 23 is formed on the etch stop layer 21. In this case, the core insulation layer 23 is formed of a tetra-ethyl ortho silicate (TEOS) film, a phosphor silicate glass (PSG) film, or a stacked structure thereof, and has a thickness of 8000 to 20000 μs.

다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(23) 및 식각방지막(21)을 식각하여 상기 저장전극 콘택플러그(20)를 노출시킨다.Next, the core insulating layer 23 and the etch stop layer 21 are etched by a photolithography process using a storage electrode mask to expose the storage electrode contact plug 20.

그 다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 형성한다. 이때, 상기 저장전극용 도전층은 화학기상증착방법을 이용하여 다결정실리콘층, Ru막, 플라티늄막, TiN막 또는 이리듐막을 50 ∼ 300Å로 형성한 것이다.Then, a conductive layer for a storage electrode (not shown) is formed over the entire surface. At this time, the conductive layer for the storage electrode is formed of a polycrystalline silicon layer, Ru film, platinum film, TiN film or iridium film 50 to 300 kW by chemical vapor deposition.

다음, 상기 저장전극용 도전층 상부에 감광막을 도포한다.Next, a photosensitive film is coated on the conductive layer for the storage electrode.

그 후, 상기 감광막 및 저장전극용 도전층을 평탄화식각하여 저장전극을 형성한다.Thereafter, the photoresist and the storage layer conductive layer are planarized and etched to form storage electrodes.

그 다음, 상기 저장전극 내에 잔류하는 감광막을 제거한다.Then, the photoresist remaining in the storage electrode is removed.

다음, 전체표면 상부에 유전체막(도시안됨)을 형성한다. 이때, 상기 유전체막은 화학기상증착법 또는 원자층증착(atom layer deposition, ALD)법을 이용하여 Ta2O5막, TaON막, BST막 또는 STO막을 50 ∼ 300Å 두께로 형성한 것이다.Next, a dielectric film (not shown) is formed over the entire surface. In this case, the dielectric film is a Ta 2 O 5 film, TaON film, BST film or STO film is formed by using a chemical vapor deposition method or atomic layer deposition (ALD) method to a thickness of 50 ~ 300Å.

그 후, 상기 구조를 400 ∼ 800Å에서 열처리한다. 이때, 상기 열처리공정은 상기 유전체막의 막질을 개선하기 위해 실시되는 것이다.Thereafter, the structure is heat treated at 400 to 800 kPa. At this time, the heat treatment step is performed to improve the film quality of the dielectric film.

그 다음, 상기 유전체막 상부에 플레이트전극용 도전층(도시안됨)을 형성한다. 이때, 상기 플레이트전극용 도전층은 Ru막, Pt막, Ir막, RuO2막 또는 IrO2막을 화학기상증착방법을 사용하여 증착한 것이다.Next, a conductive layer for a plate electrode (not shown) is formed on the dielectric film. At this time, the conductive layer for the plate electrode is a deposition of a Ru film, Pt film, Ir film, RuO 2 film or IrO 2 film using a chemical vapor deposition method.

다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 플레이트전극용 도전층 및 유전체막을 식각하여 플레이트전극(29) 및 유전체막패턴(27)을 형성한다. 이때, 상기 플레이트전극(29)은 반도체기판(11)의 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 걸쳐 형성된다.Next, the plate electrode 29 and the dielectric layer pattern 27 are formed by etching the plate electrode conductive layer and the dielectric layer by a photolithography process using a plate electrode mask. In this case, the plate electrode 29 is formed over the cell region I and the peripheral circuit region II of the semiconductor substrate 11.

그 다음, 전체표면 상부에 제3층간절연막(31)을 형성한다.Next, a third interlayer insulating film 31 is formed over the entire surface.

다음, 금속배선 콘택 마스크를 이용한 사진식각공정으로 하부 구조물들을 제거하여 금속배선 콘택홀을 형성한다. 상기 금속배선 콘택홀은 주변회로영역(Ⅱ) 상에 형성된 비트라인(17) 등의 도전배선 또는 반도체기판(11)의 활성영역을 노출시키도록 형성된다.Next, the lower structures are removed by a photolithography process using a metallization contact mask to form metallization contact holes. The metal wiring contact hole is formed to expose the conductive wiring of the bit line 17 or the like or the active region of the semiconductor substrate 11 formed on the peripheral circuit region II.

그 후, 전체표면 상부에 확산방지막(33) 및 금속층을 형성하여 상기 금속배선 콘택홀을 매립한 후 평탄화식각하여 상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그(35)를 형성한다. (도 1 참조)Thereafter, a diffusion barrier layer 33 and a metal layer are formed on the entire surface to fill the metal wiring contact hole, and then planarization to form a metal wiring contact plug 35 to fill the metal wiring contact hole. (See Figure 1)

상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 캐패시터의 플레이트전극이 주변회로영역까지 연장되어 형성되어 있으므로, 상기 플레이트전극을 구성하고 있는 Ru막이 후속 공정으로 형성되는 금속배선으로 확산되어 금속배선 및 캐패시터의 전기적 특성을 저해하는 문제점이 있다.In the method of manufacturing a semiconductor device according to the prior art as described above, since the plate electrode of the capacitor is formed to extend to the peripheral circuit region, the Ru film constituting the plate electrode is diffused into the metal wiring formed in a subsequent process so that the metal wiring is formed. And there is a problem that inhibits the electrical characteristics of the capacitor.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, Ru막을 이용하여 캐패시터의 플레이트전극을 형성하는 경우 반도체기판의 주변회로영역 상에 형성된 상기 Ru막을 완전히 제거하여 후속공정으로 형성되는 금속배선과 상기 Ru막 간의 접촉을 방지함으로써 캐패시터 및 금속배선의 전기적 특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, when forming a plate electrode of a capacitor using a Ru film, the metal wiring formed in a subsequent process by completely removing the Ru film formed on the peripheral circuit region of the semiconductor substrate and the It is an object of the present invention to provide a method for manufacturing a semiconductor device which improves electrical characteristics of a capacitor and a metal wiring by preventing contact between Ru films.

도 1 은 종래기술에 따른 반도체소자의 제조방법에 의한 반도체소자의 단면도.1 is a cross-sectional view of a semiconductor device by a method for manufacturing a semiconductor device according to the prior art.

도 2a 및 도 2b 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.2A and 2B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11, 41: 반도체기판 13, 43 : 제1층간절연막11, 41: semiconductor substrate 13, 43: first interlayer insulating film

15, 45 : 랜딩 플러그 17, 47 :비트라인15, 45: landing plug 17, 47: bit line

19, 49 : 제2층간절연막 21, 51 : 식각방지막19, 49: second interlayer insulating film 21, 51: etching prevention film

23, 53 : 코아절연막 25, 55 : 저장전극23, 53 core insulation layer 25, 55: storage electrode

27, 57 : 유전체패턴 29 : 플레이트전극27, 57: dielectric pattern 29: plate electrode

31, 65 : 제3층간절연막 33, 67 : 확산방지막31, 65: third interlayer insulating film 33, 67: diffusion barrier

35, 69 : 금속배선 콘택플러그 59 : 제1플레이트전극35, 69: metallization contact plug 59: first plate electrode

61 : 감광막패턴 63 : 제2플레이트전극61: photosensitive film pattern 63: second plate electrode

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention,

반도체기판 상부에 저장전극 콘택플러그를 구비하는 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film having a storage electrode contact plug on the semiconductor substrate;

전체표면 상부에 식각방지막 및 코아절연막을 형성하는 공정과,Forming an etch stopper film and a core insulating film over the entire surface;

저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막 및 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,Exposing the storage electrode contact plug by etching the core insulation layer and the etch stop layer by a photolithography process using a storage electrode mask;

전체표면 상부에 저장전극용 도전층을 증착한 후 평탄화식각하여 상기 저장전극 콘택플러그에 접속되는 저장전극을 형성하는 공정과,Forming a storage electrode connected to the storage electrode contact plug by depositing a conductive layer for the storage electrode on the entire surface and then planarizing etching;

전체표면 상부에 유전체막 및 제1플레이트전극용 도전층을 형성하는 공정과,Forming a conductive layer for the dielectric film and the first plate electrode on the entire surface thereof;

플레이트전극 마스크를 이용한 사진식각공정으로 상기 제1플레이트전극용 도전층 및 유전체막을 식각하는 공정과,Etching the conductive layer and the dielectric film for the first plate electrode by a photolithography process using a plate electrode mask;

상기 셀영역을 보호하는 셀마스크를 이용한 사진식각공정으로 제1플레이트전극용 도전층을 식각하는 공정과,Etching the conductive layer for the first plate electrode by a photolithography process using a cell mask protecting the cell region;

전체표면 상부에 제2플레이트전극용 도전층을 형성하는 공정과,Forming a conductive layer for the second plate electrode on the entire surface;

플레이트전극 마스크를 이용한 사진식각공정으로 상기 제2플레이트전극용 도전층을 식각하는 공정과,Etching the conductive layer for the second plate electrode by a photolithography process using a plate electrode mask;

상기 식각방지막은 질화막을 사용하여 200 ∼ 1500Å두께로 형성하는 것과,The anti-etching film is formed to a thickness of 200 ~ 1500Å using a nitride film,

상기 코아절연막은 TEOS막, PSG막 또는 이들의 적층구조로 형성하되, 8000 ∼ 25000Å 두께로 형성되는 것과,The core insulation film may be formed of a TEOS film, a PSG film, or a stacked structure thereof, wherein the core insulation film is formed to a thickness of 8000 to 25000 Å,

상기 저장전극용 도전층은 화학기상증착방법을 이용하여 다결정실리콘층, Ru막, 플라티늄막, TiN막 또는 이리듐막을 사용하여 50 ∼ 400Å 두께로 형성되는 것과,The conductive layer for the storage electrode is formed using a chemical vapor deposition method using a polycrystalline silicon layer, a Ru film, a platinum film, a TiN film or an iridium film to a thickness of 50 ~ 400Å,

상기 유전체막은 화학기상증착법 또는 원자층증착법을 이용하여 Ta2O5막, TaON막, BST막 또는 STO막을 50 ∼ 400Å 두께로 형성되는 것과,The dielectric film may be formed of a Ta 2 O 5 film, a TaON film, a BST film, or an STO film by using a chemical vapor deposition method or an atomic layer deposition method with a thickness of 50 to 400 GPa,

상기 저장전극용 도전층은 증착 후 400 ∼ 800Å에서 열처리되는 것과,The storage electrode conductive layer is heat-treated at 400 ~ 800Å after deposition,

상기 제1플레이트전극용 도전층은 Ru막, Pt막, Ir막, RuO2막 또는 IrO2막을 화학기상증착방법을 사용하여 50 ∼ 1000Å 두께로 형성되는 것과,The first plate electrode conductive layer may be formed of a Ru film, a Pt film, an Ir film, a RuO 2 film, or an IrO 2 film by using a chemical vapor deposition method, having a thickness of 50 to 1000 Å.

상기 제2플레이트전극용 도전층은 다결정실리콘층 또는 TiN막을 100 ∼ 2000Å두께로 형성되는 것을 특징으로 한다.The second plate electrode conductive layer is formed of a polysilicon layer or a TiN film having a thickness of 100 to 2000 GPa.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2a 및 도 2b 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 반도체기판(41)의 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)을 도시한다.2A and 2B are cross-sectional views showing the process of the semiconductor device manufacturing method according to the present invention, showing the cell region I and the peripheral circuit region II of the semiconductor substrate 41.

먼저, 소정의 하부구조물이 구비되는 반도체기판(41) 상부에 비트라인 콘택및 저장전극 콘택으로 예정되는 부분에 접속되는 랜딩 플러그(45)가 구비되는 제1층간절연막(43)을 형성한다. 이때, 상기 랜딩 플러그(45)는 다결정실리콘층으로 형성된 것이다.First, a first interlayer insulating layer 43 having a landing plug 45 connected to a portion intended as a bit line contact and a storage electrode contact is formed on a semiconductor substrate 41 having a predetermined lower structure. In this case, the landing plug 45 is formed of a polycrystalline silicon layer.

다음, 상기 랜딩플러그(45)에 접속되는 비트라인(47)을 형성한다. 이때, 상기 비트라인(47) 상부에 마스크절연막 패턴이 적층되어있다.Next, a bit line 47 is formed to be connected to the landing plug 45. In this case, a mask insulating layer pattern is stacked on the bit line 47.

그 다음, 전체표면 상부에 제2층간절연막(49)을 형성한다.Next, a second interlayer insulating film 49 is formed over the entire surface.

다음, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막(49)을 식각하여 저장전극 콘택홀(도시안됨)을 형성한다.Next, the second interlayer insulating layer 49 is etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole (not shown).

다음, 전체표면 상부에 화학기상증착방법으로 TiN막을 증착한다.Next, a TiN film is deposited on the entire surface by chemical vapor deposition.

그 다음, 상기 TiN막을 CMP공정으로 제거하여 저장전극 콘택플러그(50)를 형성한다. 이때, 상기 CMP공정은 상기 비트라인(57) 상부의 마스크절연막패턴을 연마장벽으로 이용하여 실시되고, 상기 CMP공정 후 상기 비트라인(17) 상부의 마스크절연막패턴이 500 ∼ 1500Å 정도 손실된다.Next, the TiN film is removed by a CMP process to form a storage electrode contact plug 50. In this case, the CMP process is performed using the mask insulating film pattern on the bit line 57 as a polishing barrier, and after the CMP process, the mask insulating film pattern on the bit line 17 is lost by about 500 to 1500 Å.

다음, 전체표면 상부에 식각방지막(51)을 증착한다. 이때, 상기 식각방지막(51)은 질화막을 사용하여 200 ∼ 1500Å두께로 형성한다.Next, an etch stop layer 51 is deposited on the entire surface. In this case, the etch stop layer 51 is formed to a thickness of 200 ~ 1500Å using a nitride film.

그 다음, 상기 식각방지막(51) 상부에 코아절연막(53)을 형성한다. 이때, 상기 코아절연막(53)은 TEOS막, PSG막 또는 이들의 적층구조로 형성하되, 8000 ∼ 20000Å 두께로 형성한다.Next, a core insulating layer 53 is formed on the etch stop layer 51. At this time, the core insulating film 53 is formed of a TEOS film, a PSG film, or a stacked structure thereof, and has a thickness of 8000 to 20000 Å.

다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(53) 및 식각방지막(51)을 식각하여 상기 저장전극 콘택플러그(50)를 노출시킨다.Next, the core insulation layer 53 and the etch stop layer 51 are etched by a photolithography process using a storage electrode mask to expose the storage electrode contact plug 50.

그 다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 형성한다. 이때, 상기 저장전극용 도전층은 화학기상증착방법을 이용하여 다결정실리콘층, Ru막, 플라티늄막, TiN막 또는 이리듐막을 50 ∼ 300Å로 형성한 것이다.Then, a conductive layer for a storage electrode (not shown) is formed over the entire surface. At this time, the conductive layer for the storage electrode is formed of a polycrystalline silicon layer, Ru film, platinum film, TiN film or iridium film 50 to 300 kW by chemical vapor deposition.

다음, 상기 저장전극용 도전층 상부에 감광막(도시안됨)을 도포한다.Next, a photosensitive film (not shown) is coated on the conductive layer for the storage electrode.

그 후, 상기 감광막 및 저장전극용 도전층을 평탄화식각하여 저장전극(55)을 형성한다.Thereafter, the photosensitive film and the conductive layer for the storage electrode are planarized and etched to form the storage electrode 55.

그 다음, 상기 저장전극(55) 내에 잔류하는 감광막을 제거한다.Then, the photoresist remaining in the storage electrode 55 is removed.

다음, 전체표면 상부에 유전체막(도시안됨)을 형성한다. 이때, 상기 유전체막은 화학기상증착법 또는 원자층증착법을 이용하여 Ta2O5막, TaON막, BST막 또는 STO막을 50 ∼ 300Å 두께로 형성한 것이다.Next, a dielectric film (not shown) is formed over the entire surface. In this case, the dielectric film is a Ta 2 O 5 film, TaON film, BST film or STO film is formed by using a chemical vapor deposition method or atomic layer deposition method to a thickness of 50 ~ 300Å.

그 후, 상기 구조를 400 ∼ 800Å에서 열처리한다. 이때, 상기 열처리공정은 상기 유전체막의 막질을 개선하기 위해 실시되는 것이다.Thereafter, the structure is heat treated at 400 to 800 kPa. At this time, the heat treatment step is performed to improve the film quality of the dielectric film.

그 다음, 상기 유전체막 상부에 제1플레이트전극용 도전층(도시안됨)을 형성한다. 이때, 상기 플레이트전극용 도전층은 Ru막, Pt막, Ir막, RuO2막 또는 IrO2막을 사용하여 화학기상증착방법으로 50 ∼ 1000Å 두께 형성한 것이다.Next, a conductive layer (not shown) for the first plate electrode is formed on the dielectric film. In this case, the conductive layer for plate electrodes is formed by a chemical vapor deposition method using a Ru film, Pt film, Ir film, RuO 2 film or IrO 2 film thickness of 50 ~ 1000 50.

다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 플레이트전극용 도전층 및 유전체막을 식각하여 제1플레이트전극(59) 및 유전체막패턴(57)을 형성한다. 이때, 상기 제1플레이트전극(59)은 반도체기판(41)의 셀영역(Ⅰ) 및 주변회로영역(Ⅱ)에 걸쳐 형성된다.Next, the plate electrode mask is etched to form a first plate electrode 59 and a dielectric film pattern 57 by etching the conductive layer and the dielectric film for the plate electrode. In this case, the first plate electrode 59 is formed over the cell region I and the peripheral circuit region II of the semiconductor substrate 41.

그 다음, 전체표면 상부에 상기 반도체기판(41)의 셀영역(Ⅰ)을 보호하는 감광막패턴(61)을 형성한다. (도 2a 참조)Next, a photosensitive film pattern 61 is formed on the entire surface of the semiconductor substrate 41 to protect the cell region I of the semiconductor substrate 41. (See Figure 2A)

다음, 상기 감광막패턴(61)을 식각마스크로 상기 제1플레이트전극(59)을 식각한다.Next, the first plate electrode 59 is etched using the photoresist pattern 61 as an etch mask.

그 다음, 상기 감광막패턴(61)을 제거한다.Next, the photoresist pattern 61 is removed.

다음, 전체표면 상부에 제2플레이트전극용 도전층(도시안됨)을 형성한다. 이때, 상기 제2플레이트전극용 도전층은 다결정실리콘층 또는 TiN막을 100 ∼ 2000Å두께로 형성한 것이다.Next, a conductive layer (not shown) for the second plate electrode is formed on the entire surface. In this case, the second plate electrode conductive layer is formed of a polycrystalline silicon layer or a TiN film having a thickness of 100 to 2000 GPa.

다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 제2플레이트전극용 도전층을 식각하여 제2플레이트전극(63)을 형성한다. 이때, 상기 반도체기판(41)의 셀영역(Ⅰ) 상에는 제1플레이트전극(59)과 제2플레이트전극(63)의 적층구조가 형성되고, 상기 주변회로영역(Ⅱ)에는 제2플레이트전극(63)만이 형성된다.Next, the second plate electrode 63 is formed by etching the conductive layer for the second plate electrode by a photolithography process using a plate electrode mask. In this case, a lamination structure of the first plate electrode 59 and the second plate electrode 63 is formed on the cell region I of the semiconductor substrate 41, and the second plate electrode is formed on the peripheral circuit region II. Only 63 is formed.

그 다음, 전체표면 상부에 제3층간절연막(65)을 형성한다. 이때, 상기 제3층간절연막(63)은 산화막계열의 절연막을 사용하여 1000 ∼ 5000Å 두께로 형성된 것이다.Next, a third interlayer insulating film 65 is formed over the entire surface. At this time, the third interlayer insulating film 63 is formed to have a thickness of 1000 to 5000 kV using an insulating film of an oxide film series.

다음, 금속배선 콘택 마스크를 이용한 사진식각공정으로 제3층간절연막(65) 등의 하부 구조물들을 제거하여 금속배선 콘택홀을 형성한다. 이때, 상기 식각공정 시 식각 타겟(target)은 5000 ∼ 30000Å이고, 상기 금속배선 콘택홀은 주변회로영역(Ⅱ) 상에 형성된 비트라인(47) 등의 도전배선 또는 반도체기판(41)의 활성영역을 노출시키도록 형성된다.Next, the lower structure such as the third interlayer insulating layer 65 is removed by a photolithography process using the metallization contact mask to form the metallization contact hole. At this time, the etching target (etch target) is 5000 ~ 30000Å, the metal wiring contact hole is a conductive wiring such as bit line 47 formed on the peripheral circuit region (II) or the active region of the semiconductor substrate 41 It is formed to expose.

그 후, 전체표면 상부에 확산방지막(67) 및 금속층을 형성하여 상기 금속배선 콘택홀을 매립한 후 평탄화식각하여 상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그(69)를 형성한다. (도 2b 참조)Thereafter, a diffusion barrier layer 67 and a metal layer are formed on the entire surface to fill the metal wiring contact hole, and then planarization is performed to form a metal wiring contact plug 69 to fill the metal wiring contact hole. (See Figure 2b)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 캐패시터의 플레이트전극 물질로서 Ru막을 이용하는 경우 반도체기판의 주변영역 상에 형성된 Ru막을 제거하고, 상기 Ru막 대신 TiN막 또는 다결정실리콘층으로 대체함으로써 후속 금속배선 형성공정 시 금속배선 내에 상기 Ru막 내의 Ru 원자가 확산되는 것을 방지하여 배선의 신뢰성을 향상시키는 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, when the Ru film is used as the plate electrode material of the capacitor, the Ru film formed on the peripheral region of the semiconductor substrate is removed, and the TiN film or the polycrystalline silicon layer is used instead of the Ru film. Subsequently, the Ru atoms in the Ru film are prevented from being diffused in the metal wiring during the subsequent metal wiring forming process, thereby improving the reliability of the wiring.

Claims (8)

반도체기판 상부에 저장전극 콘택플러그를 구비하는 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film having a storage electrode contact plug on the semiconductor substrate; 전체표면 상부에 식각방지막 및 코아절연막을 형성하는 공정과,Forming an etch stopper film and a core insulating film over the entire surface; 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막 및 식각방지막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,Exposing the storage electrode contact plug by etching the core insulation layer and the etch stop layer by a photolithography process using a storage electrode mask; 전체표면 상부에 저장전극용 도전층을 증착한 후 평탄화식각하여 상기 저장전극 콘택플러그에 접속되는 저장전극을 형성하는 공정과,Forming a storage electrode connected to the storage electrode contact plug by depositing a conductive layer for the storage electrode on the entire surface and then planarizing etching; 전체표면 상부에 유전체막 및 제1플레이트전극용 도전층을 형성하는 공정과,Forming a conductive layer for the dielectric film and the first plate electrode on the entire surface thereof; 플레이트전극 마스크를 이용한 사진식각공정으로 상기 제1플레이트전극용 도전층 및 유전체막을 식각하는 공정과,Etching the conductive layer and the dielectric film for the first plate electrode by a photolithography process using a plate electrode mask; 상기 셀영역을 보호하는 셀마스크를 이용한 사진식각공정으로 제1플레이트전극용 도전층을 식각하는 공정과,Etching the conductive layer for the first plate electrode by a photolithography process using a cell mask protecting the cell region; 전체표면 상부에 제2플레이트전극용 도전층을 형성하는 공정과,Forming a conductive layer for the second plate electrode on the entire surface; 플레이트전극 마스크를 이용한 사진식각공정으로 상기 제2플레이트전극용 도전층을 식각하는 공정을 포함하는 반도체소자의 제조방법.A method of manufacturing a semiconductor device comprising the step of etching the conductive layer for the second plate electrode by a photolithography process using a plate electrode mask. 제 1 항에 있어서,The method of claim 1, 상기 식각방지막은 질화막을 사용하여 200 ∼ 1500Å두께로 형성하는 것을특징으로 하는 반도체소자의 제조방법.The etching prevention film is a semiconductor device manufacturing method characterized in that formed using a nitride film of 200 ~ 1500Å thickness. 제 1 항에 있어서,The method of claim 1, 상기 코아절연막은 TEOS막, PSG막 또는 이들의 적층구조로 형성하되, 8000 ∼ 25000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The core insulation film may be formed of a TEOS film, a PSG film, or a stacked structure thereof, and has a thickness of 8000 to 25000 Å. 제 1 항에 있어서,The method of claim 1, 상기 저장전극용 도전층은 화학기상증착방법을 이용하여 다결정실리콘층, Ru막, 플라티늄막, TiN막 또는 이리듐막을 사용하여 50 ∼ 400Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The conductive layer for the storage electrode is a semiconductor device manufacturing method using a chemical vapor deposition method is formed using a polycrystalline silicon layer, a Ru film, a platinum film, a TiN film or an iridium film to a thickness of 50 ~ 400Å. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 화학기상증착법 또는 원자층증착법을 이용하여 Ta2O5막, TaON막, BST막 또는 STO막을 50 ∼ 400Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The dielectric film is a method of manufacturing a semiconductor device, characterized in that the Ta 2 O 5 film, TaON film, BST film or STO film to 50 ~ 400Å thickness by using chemical vapor deposition or atomic layer deposition. 제 1 항에 있어서,The method of claim 1, 상기 저장전극용 도전층은 증착 후 400 ∼ 800Å에서 열처리되는 것을 특징으로 하는 반도체소자의 제조방법.The storage electrode conductive layer is a semiconductor device manufacturing method characterized in that the heat treatment at 400 ~ 800Å after deposition. 제 1 항에 있어서,The method of claim 1, 상기 제1플레이트전극용 도전층은 Ru막, Pt막, Ir막, RuO2막 또는 IrO2막을 화학기상증착방법을 사용하여 50 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The first plate electrode conductive layer is formed of a Ru film, a Pt film, an Ir film, a RuO 2 film or an IrO 2 film with a thickness of 50 to 1000 kW using a chemical vapor deposition method. 제 1 항에 있어서,The method of claim 1, 상기 제2플레이트전극용 도전층은 다결정실리콘층 또는 TiN막을 사용하여 100 ∼ 2000Å두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.The second plate electrode conductive layer is a semiconductor device manufacturing method, characterized in that formed using a polycrystalline silicon layer or a TiN film to a thickness of 100 ~ 2000Å.
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