KR20040006775A - 반도체 소자의 금속막 형성 방법 - Google Patents

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KR20040006775A
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김우현
김희준
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Abstract

본 발명은 반도체 소자의 금속막 형성 방법에 관한 것으로, 보다 상세하게는 금속 게이트 및 금속막에 사용되는 티타늄 (Ti)을 액상 화합물 형태로 증착하여, 균일한 박막을 형성하는 반도체 소자의 금속막 형성 방법에 관한 것이다.
이와 같은 본 발명은 액상 형태이기 때문에 미세한 콘택홀의 매립 특성을 향상 시킬 수 있을 뿐만 아니라, 경화 시 발생되는 부 반응물에 의한 반응 챔버 (chamber)의 손실을 방지할 수 있고, 증착 공정과 코팅 공정을 인시튜 (in-situ)로 진행함으로써, 도포 후 경화하는 시간, 공정 단계 및 비용을 감소시킬 수 있다.

Description

반도체 소자의 금속막 형성 방법{Method of Forming Metal layer of Semiconductor Device}
본 발명은 반도체 소자의 금속막 형성 방법에 관한 것으로, 보다 상세하게는 금속 게이트 및 금속막에 사용되는 티타늄 (Ti)을 액상 화합물 형태로 증착하여, 균일한 박막을 형성하는 반도체 소자의 금속막 형성 방법에 관한 것이다.
최근 반도체 소자의 동작을 위하여, 낮은 저항을 가지고 티타늄 (Ti)으로 금속막을 형성함으로써, 소자의 집적도를 증가시켰다.
상기 티타늄은 스퍼터링 (sputtering) 방식을 사용하는 물리적 기상 증착법 (physical vapor deposition; 이하 "PVD"라 칭함)이나 화학 기상 증착 방법(chemical vapour deposition;이하"CVD"라 칭함) 등을 이용하여 금속막을 형성하였다.
그러나, 상기 PVD 방법을 이용하여 금속막을 형성하는 경우에 소자 (device)의 미세화로 콘택홀의 사이즈가 축소되면서 콘택홀 매립에도 한계를 나타내었다. 특히, 웨이퍼 사이즈가 증가하면서, 증착 되는 웨이퍼 (wafer) 레벨 (level)의 균일도 (uniformity)를 얻기가 매우 어렵다는 단점이 있었다.
또한, 상기 티타늄을 이용하여 금속막을 형성하는 경우 고진공 챔버 (chamber)나 그 밖의 장비를 구비해야 하는 등의 여러 가지 문제점이 발생되었다.
상기 CVD 방법은 PE-CVD (plasma enhancement-CVD) 또는 MO-CVD (metal organic-CVD) 등으로 나눌 수 있으며, 이러한 방법을 이용하여 상기 티타늄 금속막을 형성하는 경우에 실제 콘택홀을 미세하게 형성하는 것에는 별다른 무리가 없었다.
그러나, 상기 CVD 방법 역시 접착층에 따라 형성할 수 있는 막에 한계를 가지고 있으며, 실제로 화학 반응을 통하여 층을 형성하기 때문에, 필요 없는 부 반응물이 생성된다. 이러한 부 반응물은 상기 금속막 내부에 잔존하여 증착하는 챔버에 데미지 (demage)를 주므로, 금속막의 저항 값에 차이를 준다.
또한, 상기 CVD 방법을 사용하는 경우, 챔버를 주기적으로 세정해야 하는 등 처리율 (throughput) 측면에서 불리하고, 공정 단계가 복잡하며, 상기 반응을 위한장비 구비에 여러 가지 문제점이 발생되었다.
이와 같이 상기 두 방법들을 이용하여 티타늄 금속막을 형성하는 경우, 웨이퍼에 대한 균일도를 유지하기가 매우 어려울 뿐만 아니라, 증착 시 챔버에 데미지를 가하여 저항 값을 변화시키고, 처리율이 낮으며, 증착 공정 단계가 복잡하고, 반응기를 구비하는데 많은 어려움이 있다.
본 발명에서는 상기와 같은 문제점을 극복하고 웨이퍼 상에 균일한 금속막을 형성 할 수 있는 새로운 개념의 증착 방법을 제공하는 것을 목적으로 한다.
도 1 내지 도 2는 본 발명의 Ti 증착 방법에 따른 공정도.
< 도면의 주요 부분에 대한 간단한 설명 >
1 : 웨이퍼3 : 노즐
5 : 액상 티타늄 화합물7 : 수소
9 : 유기 용매 제거
상기 목적을 달성하기 위하여 본 발명에서는
액상 티타늄 화합물을 웨이퍼 상부에 코팅하는 단계; 및
상기 코팅된 웨이퍼를 경화하는 단계를 포함하여 상기 액상 화합물 내의 용매를 제거함으로써, 티타늄 금속막만 증착할 수 있는 반도체 소자의 금속막 형성 방법을 제공한다.
이하 본 발명을 도면을 들어 상세히 설명한다.
도 1에 도시한 바와 같이 소정 공정이 완료된 웨이퍼 (1) 상부에 액상 티타늄 화합물 (5)을 스핀 (spin) 도포하여 증착한다.
이때, 상기 액상 티타늄 화합물의 구조는 H2TiO5의 구조를 가지는 것이 바람직하다.
상기 스핀 도포 방법은 통상의 SOG (spin on glass)의 공정과 유사하게 수행하는데, 예를 들면 500∼10000 rpm, 바람직하게는 3500∼5500 rpm 속도로 회전하면서 도포하여 웨이퍼의 증착 균일도를 높인다.
도 2에 도시한 바와 같이, 상기 액상 티타늄 화합물 (5)을 웨이퍼 (1) 전면에 코팅한 후, 액상 티타늄 화합물 내에 포함된 용매를 완전히 제거 (9)하고, 고상으로 만들어 주기 위한 경화 (curing) 공정을 수행한다.
상기 경화 공정은 수소 (7) 분위기 하에서 100℃∼1000℃, 바람직하게는 350℃∼550℃의 온도에서 수행하는 것이 바람직하다.
이때, 상기 경화 공정은 500℃ 이상, 바람직하게는 500℃∼900℃의 급속 열처리 (rapid thermal processing; RTP) 방법을 이용할 수도 있다.
또한, 본 발명의 증착 공정 및 경화 공정은 처리율을 개선시키기 위하여 인시튜 (in-situ)방법을 사용하거나, 부 반응물로부터 웨이퍼 표면 및 증착 반응기를 보호하기 위하여 엑스시튜 (ex-situ) 방법을 사용하여 할 수 있는데, 특히 상기 인시튜 방법을 사용하는 경우 경화 시간을 감소시킬 수 있는 이점이 있다.
이상의 방법에 의해 본 발명의 액상 화합물이 증착된 웨이퍼를 수소 분위기 하에서 경화시키면 다음과 같이 5H2O의 부 반응물과 티타늄으로 분리되는 반응이 발생됨으로써, 용매는 제거되고 순수한 티타늄 금속막만을 증착할 수 있다.
[반응식 1]
H2TiO5+ 4H2→ 5H2O + Ti
또한, 상기 본 발명의 티타늄 금속막 형성 공정은 티타늄을 사용하는 금속 게이트 형성 공정 시에 증착 평탄화를 높이기 위하여 사용할 수도 있다.
이상에서 살펴본 바와 같이, 본 발명의 증착 방법은 고진공의 챔버를 사용하지 않고 현재의 대기압 상태에서 진행 할 수 있을 뿐만 아니라, 액상 금속 화합물 형태이기 때문에 미세한 콘택홀의 매립 특성을 향상 시킬 수 있고, 경화 시 부 반응물이 발생되지 않으므로 반응 챔버의 손실을 방지할 수 있다.
또한, 티타늄 금속막을 형성하는 증착 공정과 코팅 공정을 인시튜로 진행함으로써, 도포 후 경화하는 시간, 공정 단계 및 비용을 감소시킬 수 있다.

Claims (10)

  1. 액상 티타늄 화합물을 웨이퍼 상부에 코팅하는 단계; 및
    상기 웨이퍼 상의 액상 티타늄 화합물을 경화시켜 액상 화합물 내의 용매를 제거하고, 티타늄 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  2. 제 1 항에 있어서,
    상기 액상 티타늄 화합물은 H2TiO5의 구조를 가지는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  3. 제 1 항에 있어서,
    상기 액상 티타늄 화합물은 스핀 (spin) 도포 방법을 이용하여 증착하는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  4. 제 3 항에 있어서,
    상기 스핀 도포 방법은 500∼10000 rpm의 회전 속도로 수행하는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  5. 제 1 항에 있어서,
    상기 경화는 100℃∼1000℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  6. 제 5 항에 있어서,
    상기 경화는 350℃∼550℃의 온도에서 수행하는 것을 특징으로 하는반도체 소자의 금속막 형성 방법.
  7. 제 1 항에 있어서,
    상기 경화는 500℃∼900℃의 급속 열처리 (rapid thermal processing; RTP) 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  8. 제 1 항에 있어서,
    상기 경화는 인시튜 (in-situ) 또는 엑스시튜 (ex-situ) 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  9. 제 1 항에 있어서,
    상기 경화는 수소 분위기 하에서 수행하는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
  10. 제 1 항에 있어서,
    상기 경화 후, 티타늄 금속막과 물 (H2O)의 부 반응물이 생성되는 것을 특징으로 하는 반도체 소자의 금속막 형성 방법.
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* Cited by examiner, † Cited by third party
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KR19990081446A (ko) * 1998-04-29 1999-11-15 윤종용 강유전체 박막 제조방법
KR20000043496A (ko) * 1998-12-29 2000-07-15 권호택 메탈-알콕사이드를 이용한 유전체 형성방법
KR20020002559A (ko) * 2000-06-30 2002-01-10 박종섭 금속유기용액 화학증착을 이용한비스무스란탄티타늄산화막 강유전체 형성 방법 및 그를이용한 강유전체 캐패시터 형성 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990081446A (ko) * 1998-04-29 1999-11-15 윤종용 강유전체 박막 제조방법
KR20000043496A (ko) * 1998-12-29 2000-07-15 권호택 메탈-알콕사이드를 이용한 유전체 형성방법
KR20020002559A (ko) * 2000-06-30 2002-01-10 박종섭 금속유기용액 화학증착을 이용한비스무스란탄티타늄산화막 강유전체 형성 방법 및 그를이용한 강유전체 캐패시터 형성 방법

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