KR20040006502A

KR20040006502A - Method for improving thickness uniformity of hot temperature oxide in semiconductor device

Info

Publication number: KR20040006502A
Application number: KR1020020040795A
Authority: KR
Inventors: 김형균; 김수호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-12
Filing date: 2002-07-12
Publication date: 2004-01-24

Abstract

PURPOSE: A method for improving the thickness uniformity of an oxide layer of a semiconductor device is provided to be capable of preventing the deterioration of device characteristics due to the thickness difference between the center and edge portion of a high temperature oxide layer. CONSTITUTION: After forming a word line at the upper portion of a semiconductor substrate, predetermined manufacturing processes are carried out for forming a following transistor. A high temperature oxide layer is deposited on the entire surface of the resultant structure. A spacer is formed by selectively etching the high temperature oxide layer. An ion implantation process is carried out at the resultant structure. Preferably, N2O and SiH4 gas are used as source gas when depositing the high temperature oxide layer.

Description

Method for improving thickness uniformity of hot temperature oxide in semiconductor device

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 전극간 절연과 특히 이온주입공정의 배리어용으로 고온산화막을 증착할 때 중앙과 가장자리 두께균일도를 향상시키고자한 반도체소자의 산화막 두께 균일도 개선방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to uniform thickness of an oxide film of a semiconductor device for improving the center and edge thickness uniformity when depositing a high temperature oxide film for inter-electrode insulation and especially for ion barrier. It is about improvement method.

반도체소자의 제조공정중 전극과 전극사이를 절연시켜 주는 목적이거나 트랜지스터 제조에 있어서 이온주입공정의 배리어 목적으로 사용되는 CVD 산화막은 소자가 고집적으로 가면 갈수록 더 우수한 스텝 커버리지와 더 우수한 런 웨이퍼(run wafer)상에 증착되는 두께의 균일도를 요구하고 있다.CVD oxide film is used to insulate between electrodes during the manufacturing process of semiconductor devices or as a barrier for ion implantation processes in transistor manufacturing. As a device becomes highly integrated, better step coverage and better run wafers are achieved. The uniformity of the thickness to be deposited on the substrate is required.

실제로 현재 제조되고 있는 대부분의 반도체소자에서 위와 같은 요구에 의해 게이트라인 패턴이라 든가 비트라인 패턴 등 굴곡을 가지고 있는 패턴웨이퍼에 산화막을 증착할 때는 스텝 커버리지 특성이 우수한 튜브 배치 형태(tube batch type)의 LPCVD 방식으로 증착하고 있다.In fact, most semiconductor devices currently manufactured have a tube batch type that has excellent step coverage characteristics when depositing oxide films on curved wafers such as gate line patterns or bit line patterns. It is deposited by LPCVD method.

LPCVD 산화막중에서도 높은 스텝 커버리지와 소오스 가스에 포함된 원소에 의한 부산물 오염에 상대적으로 프리(free)한 고온산화막(hot temperature oxide; HTO)를 주로 게이트전극 스페이서나 콘택 스페이서, ILD 등으로 주로 사용하는데, 이는 N₂O와 SiH₄을 소오스 가스로 증착하는 것으로 두께 균일도가 좋지 않다는 단점을 가지고 있다.Among the LPCVD oxides, hot temperature oxides (HTO), which are relatively free of high step coverage and by-product contamination by elements contained in the source gas, are mainly used as gate electrode spacers, contact spacers, and ILDs. This has the disadvantage that the thickness uniformity is not deposited by N ₂ O and SiH ₄ as a source gas.

높은 패턴 밀도를 가지고 있는 웨이퍼에 상대적으로 밀도가 더 높은 셀과 낮은 지역인 페리지역에 균일한 두께로 산화막의 증착이 이루어지지만 웨이퍼를 중앙지역과 가장자리로 나누어 보았을 때 그 지역의 두께차가 심하게 나고 있는 실정이다. 즉, 같은 지역의 셀, 페리 두께 차이는 없지만 중앙, 가장자리에 증착되는 두께차이가 심하게는 약 20 % 이상 가장자리가 두껍게 증착되고 있다.Although the oxide film is deposited with uniform thickness in the cell of higher density and the ferry area, which is a lower density, the thickness difference of the area is severe when the wafer is divided into the center area and the edge. It is true. In other words, there is no difference in cell and ferry thickness in the same area, but the difference in thickness deposited at the center and edge is severely deposited by about 20% or more.

따라서, 단순히 전극간 절연을 목적으로 증착할 경우에는 그 영향이 심하지 않지만 이온주입공정의 배리어용으로 증착할 경우에는 웨이퍼 중앙지역 다이와 가장자리지역의 다이에 심한 특성 차이를 유발하여 수율 감소의 큰 원인을 제공할 수가 있다.Therefore, the effect of the deposition for the purpose of inter-electrode insulation is not severe. However, the deposition for the barrier of ion implantation process causes a significant difference in the die in the center region of the wafer and the die in the edge region. I can provide it.

종래에 사용하고 있는 배치타입 LPCVD 장비의 보우트는 웨이퍼에 증착되는 두께 균일도가 슬로트들의 간격에 가장 중요한 영향을 받는다는 개념이 덜 반영되어 있는 것으로 그 동안 많은 반도체소자를 개발해 오는 동안 고온 산화막의 증착두께는 중앙과 가장자리간 차이를 안고 가면서 후속 식각공정을 터닝(turning)하는 방식으로 단점을 보상해 왔다. 즉, 기존의 보우트(boat)를 사용하여 증착하면 중앙과 가장자리 두께차가 공정조건인 온도와 압력, 시간을 아무리 조절하더라도 개선의 효과가 거의 없으며, 심하게는 중앙의 두께가 가장자리에 비해 약 20% 정도 낮게 증차되고 있는 실정이다.The conventional batch-type LPCVD equipment's boat is less reflecting the concept that the thickness uniformity deposited on the wafer is most importantly affected by the spacing of the slots. During the development of many semiconductor devices, the deposition thickness of the high temperature oxide film Has compensated for the shortcomings by turning the subsequent etching process with a gap between the center and the edge. In other words, the deposition by using the existing boat (boat) is almost no improvement even if the temperature, pressure, and time, which is the difference between the center and the edge thickness of the process conditions, and the thickness of the center is about 20% compared to the edge The situation is increasing low.

이를 보상하기 위해 후속 스페이서 식각공정에서 가장자리가 중앙보다 빨리 식각되는 레시피를 선택해서 사용하는 번거로운 과정을 거치고 있으나 이 방식은 후속 식각공정의 장비선택에 대한 제약과 레시피 생성에 의한 어려움으로 인해 많은 시행착오를 겪어야 하는 문제점을 가지고 있다.In order to compensate for this, the subsequent spacer etching process has a cumbersome process of selecting an edge that is etched earlier than the center. However, this method has a lot of trial and error due to the limitation of equipment selection and the difficulty of recipe generation in the subsequent etching process. I have a problem that I have to suffer.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 전극간 절연과 이온주입공정시의 배리어용으로 사용하는 고온산화막 증착 시에 중앙과 가장자리간 증착두께차이로부터 유발되는 소자특성 저하를 방지할 수 있는 반도체소자의 고온산화막의 두께 균일도 개선방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems of the prior art, and deteriorated the device characteristics caused by the difference in thickness between the center and the edge during the deposition of the high temperature oxide film used for the barrier between the electrode and the ion implantation process. It is an object of the present invention to provide a method for improving the thickness uniformity of a high temperature oxide film of a semiconductor device capable of preventing the same.

도 1은 본 발명에 따른 반도체소자의 고온산화막의 두께 균일도 개선방법에 있어서, 보우트 슬로트 대 슬로트 피치크기에 따른 웨이퍼의 중앙과 가장자리간 두께차이를 나타낸 그래프로서, (a)는 한 슬로트당 1장 런 웨이퍼 로딩한 기존의 경우이고, (b)는 두 슬로트당 1장 런 웨이퍼를 로딩한 본 발명의 경우.1 is a graph showing a thickness difference between a center and an edge of a wafer according to a bolt slot versus a slot pitch size in the method for improving the thickness uniformity of a high temperature oxide film of a semiconductor device according to the present invention. Conventional case with one run wafer loaded, (b) is for the present invention loaded with one run wafer per two slots.

도 2는 본 발명에 따른 반도체소자의 고온산화막의 두께 균일도 개선방법에 있어서, LPCVD 산화막 증착장비 보우트를 나타낸 도면.2 is a view showing a LPCVD oxide film deposition equipment bow in the method for improving the thickness uniformity of the high temperature oxide film of the semiconductor device according to the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 고온산화막의 두께균일도 개선방법은, 반도체기판상에 워드라인을 형성한후 후속 트랜지스터를 제조 하기 위한 이온주입공정전까지의 공정을 진행하는 단계; 이온주입 공정 배리어 와 게이트간 절연용 스페이서로 고온산화막을 증착하는 단계; 상기 고온 산화막을 선택적으로 식각하여 스페이서를 형성하는 단계; 및 트랜지스터를 형성 하기 위한 이온주입공정을 진행하는 단계를 포함하여 구성되는 것을 특징으로한다.According to an aspect of the present invention, there is provided a method for improving the thickness uniformity of a high temperature oxide film of a semiconductor device, the method including: forming a word line on a semiconductor substrate and then performing a process up to an ion implantation process for manufacturing a subsequent transistor; Depositing a high temperature oxide film with an ion implantation process barrier and a spacer for insulation between the gates; Selectively etching the high temperature oxide film to form a spacer; And proceeding with an ion implantation process to form a transistor.

(실시예)(Example)

이하, 본 발명에 따른 반도체소자의 고온산화막의 두께 균일도 개선방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method for improving thickness uniformity of a high temperature oxide film of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체소자의 고온산화막의 두께 균일도 개선방법에 있어서, 보우트 슬로트 대 슬로트 피치크기에 따른 웨이퍼의 중앙과 가장자리간 두께차이를 나타낸 그래프로서, (a)는 한 슬로트당 1장 런 웨이퍼 로딩한 기존의 경우이고, (b)는 두 슬로트당 1장 런 웨이퍼를 로딩한 본 발명의 경우이다.1 is a graph showing a thickness difference between a center and an edge of a wafer according to a bolt slot versus a slot pitch size in the method for improving the thickness uniformity of a high temperature oxide film of a semiconductor device according to the present invention. The conventional case of loading one run wafer, and (b) is the case of the present invention loaded with one run wafer per two slots.

도 2는 본 발명에 따른 반도체소자의 고온산화막의 두께 균일도 개선방법에 있어서, LPCVD 산화막 증착장비 보우트를 나타낸 도면이다.2 is a view showing an LPCVD oxide film deposition equipment boat in the method for improving the thickness uniformity of the high temperature oxide film of the semiconductor device according to the present invention.

본 발명은 기존에 문제되어 왔던 이온주입공정 배리어로서 CVD 고온산화막을 증착할 때 중앙과 가장자리간 증착두께차이로부터 유발되는 소자특성 저하를 막기 위해 유발되는 소자특성 저하를 막기 위해 배치타입인 보우트에 웨이퍼를 로딩할 때 로딩되는 슬로트들의 간격을 조절한다.The present invention is an ion implantation process barrier, which has been a problem in the past, in order to prevent device deterioration caused by the deposition thickness difference between the center and the edge when depositing a CVD high temperature oxide film. Adjust the spacing of the loaded slots when loading.

이는 튜브에 웨이퍼를 로딩할 때 한 슬로트에 한 장씩 로딩하는 기존의 방식과 두 슬로트마다 1장씩 로딩하거나 3 슬로트마다 규칙적으로 1장씩 로딩하는 방식을 비교해 보면 웨이퍼내에 증착되는 두께 맵(map)이 제 각각 틀리지만 일정한 경향성을 가지고 있다는 것을 알 수 있다.This is a comparison of the conventional method of loading a wafer into a slot and loading one sheet per two slots or one regularly every three slots when loading a wafer into a tube. Are different, but have a certain tendency.

이는 소오스 가스가 웨이퍼 가장자리로부터 중앙방향으로 표면을 따라 플로우될 때 윗쪽에 로딩되어 있는 웨이퍼와의 거리가 어느 정도냐에 따라 중앙과 가장자리간 증착두께의 비가 변하기 때문인데, 즉 거리가 멀면 멀수록 중앙까지 도달하는 소오스 가스의 플로우량이 많아지므로써 중앙에 증착되는 두께는 두꺼워지고 상대적으로 가장자리에 증착되는 두께는 얇아지는 것이다.This is because when the source gas flows along the surface from the wafer edge toward the center, the deposition thickness ratio between the center and the edge varies depending on the distance from the wafer loaded on top, i.e. the farther the distance is from the wafer edge to the center As the amount of flow of source gas reaching increases, the thickness deposited at the center becomes thicker and the thickness deposited relatively at the edge becomes thinner.

따라서, 위와 같은 원칙을 이용하면, 중앙과 가장자리에 동일한 두께의 막이 증착될 수 있는 적정한 슬로트 대 슬로트의 간격을 알아 낼 수 있고, 이 데이터를 통해 보우트를 제작하면 두께가 균일한 막을 증착할 수 있는 것이다.Therefore, using this principle, we can figure out the proper slot-to-slot spacing where the same thickness of film can be deposited at the center and the edge. It can be.

도 1에서는 1슬로트에 1장을 로딩했을때(a)와 2슬로트마다 1장씩 웨이퍼를 로딩했을때(b)의 런웨이퍼(run wafer)에 증착되는 두께 경향을 나타내었다.In FIG. 1, the thickness tends to be deposited on a run wafer when one sheet is loaded into one slot (a) and one wafer is loaded into every two slots (b).

여기서, 슬로트 대 슬로트 피치 크기가 커짐에 따라 웨이퍼 중앙과 가장자리의 두께차이가 점점 작아지고 있는 경향이며, 슬로트 대 슬로트 피치크기의 두배가 되면 오히려 중앙 두께가 더 두꺼워지는 현상을 나타내고 있으며, 중앙과 가장자리간 두께의 가장 우수한 균일도는 1슬로트 피치크기와 2슬로트 피치내의 간격에서 확보할 수 있다.Here, as the slot-to-slot pitch size increases, the thickness difference between the center and the edge of the wafer tends to become smaller, and when the slot-to-slot pitch size is doubled, the center thickness becomes thicker. The best uniformity of thickness between the center and the edge can be obtained at intervals between one slot pitch and two slot pitches.

본 발명에 따른 반도체소자의 고온산화막의 두께 균일도 개선방법에 대해 보다 구체적으로 설명하면 다음과 같다.Hereinafter, the thickness uniformity improvement method of the high temperature oxide film of the semiconductor device according to the present invention will be described in detail.

도면에는 도시하지 않았지만, 반도체기판상에 워드라인을 형성하고 후속 트랜지스터 제조를 위한 이온주입공정전까지 공정을 진행한다.Although not shown in the drawing, a word line is formed on a semiconductor substrate and the process is performed until an ion implantation process for subsequent transistor manufacturing.

그다음, 이온주입 공정배리어와 게이트라인간 절연을 목적으로 하는 게이트스페이서 산화막으로 고온산화막을 증착한다. 이때, 증착방식은 튜브타입인 여러장의 웨이퍼를 1 배치로 진행하는 LPCVD 방식으로 증착하는데 여러 장의 웨이퍼가 로딩되는 보우트의 슬로트 대 슬로트의 간격이 상기에 설명한 대로 변경(modity)된 상태이어야 한다.Next, a high temperature oxide film is deposited with a gate spacer oxide film for the purpose of insulating the barrier between the ion implantation process barrier and the gate line. At this time, the deposition method is to deposit a plurality of wafers of the tube type by the LPCVD method that proceeds in one batch, and the slot-to-slot spacing of the boat where the multiple wafers are loaded should be modified (modity) as described above. .

이어서, 스페이서 산화막 식각을 진행하여 게이트 스페이서를 형성하는데 중앙, 가장자리에 관계없이 증착된 막의 두께 균일도가 개선이 되었기 때문에 식각후 게이트라인에 달려 있는 이 스페이서 폭이 웨이퍼내에 동일한 길이를 갖게 된다.Subsequently, the spacer oxide film is etched to form the gate spacers. Since the thickness uniformity of the deposited film is improved regardless of the center and the edge, the spacer widths on the gate lines after etching have the same length in the wafer.

그다음, 셀 트랜지스터 또는 페리 트랜지스터를 형성하기 위한 이온주입공정을 진행한다.Then, an ion implantation process for forming a cell transistor or a ferry transistor is performed.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 고온산화막의 두께 균일도 개선방법에 의하면, 수정된 보우트(boat)를 사용하게 되면 기존에 존재하고 있는 식각장비를 어떤 제약없이도 사용가능할 뿐만 아니라 워낙 중앙과 가장자리간 두께 차이가 커 보상이 되지 않아 발생하는 소자특성저하를 막을 수 있으며, 스페이서 산화막의 역할인 절연을 하지 못해 생기는 수율감소 현상을 방지할 수 있다.As described above, according to the method for improving the thickness uniformity of the high temperature oxide film of the semiconductor device according to the present invention, using a modified boat, the existing etching equipment can be used without any limitations, and thus, the center can be used. As the thickness difference between the edge and the edge is large, it is possible to prevent the deterioration of device characteristics caused by compensation, and to prevent the decrease in yield caused by the insulation, which is a role of the spacer oxide film.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

Claims

Forming a word line on the semiconductor substrate and then performing a process up to an ion implantation process for fabricating a subsequent transistor;

Depositing a high temperature oxide film with an ion implantation process barrier and a spacer for insulation between the gates;

Selectively etching the high temperature oxide film to form a spacer; And

A method for improving the thickness uniformity of a high temperature oxide film of a semiconductor device, comprising the step of performing an ion implantation process for forming a transistor.

The method of claim 1, wherein N ₂ O and SiH ₄ are used as the source gas during the deposition of the high temperature oxide film.

3. The semiconductor device according to claim 2, wherein the high temperature oxide film is formed by depositing a LPCVD method in a tube having two or more batches of boats at a temperature of 700 캜 or more and a pressure of 10 torr or less. To improve the thickness uniformity of high temperature oxide film.

The method of claim 1, wherein the high temperature oxide film thickness uniformity is controlled by a slot-to-slot interval of a boat on which a wafer is loaded.