KR101002465B1 - Flash memory device and forming method thereof - Google Patents

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Abstract

본 발명은 반도체 기판 상에 게이트 절연막, 플로팅 게이트, 및 유전체막을 적층하는 단계, 유전체막의 상부에 나노 그레인(nano grain)의 도전막을 형성하는 단계, 도전막의 상부에 니켈(Nickel; Ni)막을 형성하는 단계, 니켈막의 니켈 이온이 도전막으로 확산되도록 열처리 공정을 실시하여 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.The present invention provides a method of manufacturing a semiconductor device, the method comprising: depositing a gate insulating film, a floating gate, and a dielectric film on a semiconductor substrate; forming a nano grain conductive film on the dielectric film; and forming a nickel film on the conductive film. And forming a control gate by performing a heat treatment process so that nickel ions of the nickel film are diffused into the conductive film.

콘트롤 게이트, 나노 그레인 폴리실리콘, 니켈, 텅스텐, 이상산화, 워드라인 Control Gate, Nano Grain Polysilicon, Nickel, Tungsten, Ideal Oxidation, Wordline

Description

플래시 메모리 소자 및 그의 형성 방법{Flash memory device and forming method thereof}Flash memory device and forming method thereof

본 발명은 플래시 메모리 소자 및 그의 형성 방법에 관한 것으로, 특히 콘트롤 게이트용 도전물질의 전기적 특성을 향상시키기 위한 플래시 메모리 소자 및 그의 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of forming the same, and more particularly, to a flash memory device and a method of forming the same for improving electrical characteristics of a conductive material for a control gate.

플래시 메모리 소자는 데이터가 저장되는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 다수개의 스트링(string)들을 포함하며, 각각의 스트링에는 다수개의 메모리 셀들이 포함된다. 다수개의 메모리 셀들은 선택되는 비트라인(bit line) 및 워드라인에 의해 선택된다. 이때, 서로 다른 스트링에 포함된 메모리 셀들의 콘트롤 게이트가 연결되어 워드라인(word-line)이 된다.The flash memory device includes a memory cell array in which data is stored. The memory cell array includes a plurality of strings, and each string includes a plurality of memory cells. The plurality of memory cells are selected by bit lines and word lines to be selected. In this case, control gates of memory cells included in different strings are connected to form a word line.

한편, 플래시 메모리 소자의 집적도가 증가함에 따라 워드라인 간의 간격 또한 좁아지고 있다. 특히, 프로그램 동작과 같은 높은 레벨의 전압을 워드라인에 인가하는 경우, 워드라인 간의 간격이 좁아짐에 따라 이웃하는 워드라인 간의 간 섭(interference) 현상이 증가하게 되면서 전기적 특성이 열화될 수 있다.On the other hand, as the degree of integration of flash memory devices increases, the spacing between word lines is also narrowing. In particular, when a high level of voltage, such as a program operation, is applied to a word line, as the spacing between word lines decreases, interference between neighboring word lines increases and electrical characteristics may deteriorate.

또한, 플래시 메모리 소자의 집적도가 증가함에 따른 워드라인의 저항 감소를 위하여 콘트롤 게이트의 상부에 텅스텐(tungsten; W)을 더 형성하기도 한다. 하지만, 텅스텐은 산화가 잘 일어나는 특성이 있기 때문에 제조 공정 시 텅스텐의 표면을 따라 이상 산화와 같은 현상이 발생하여 플래시 메모리 소자의 전기적 특성이 열화되기도 있다.In addition, tungsten (W) may be further formed on the control gate to reduce the resistance of the word line as the degree of integration of the flash memory device increases. However, since tungsten is well oxidized, abnormal oxidation may occur along the surface of tungsten during the manufacturing process, thereby deteriorating electrical characteristics of the flash memory device.

본 발명이 해결하고자 하는 과제는, 나노 그레인 사이즈의 제1 층과 금속물질의 제2 층으로 형성한 후, 제1 층의 나노 그레인을 따라 제2 층의 금속성분이 확산되도록 하여 콘트롤 게이트의 이상산화 발생을 방지하고 저항을 감소시킬 수 있다. The problem to be solved by the present invention, after forming the first layer of the nano-grain size and the second layer of the metal material, the metal component of the second layer is diffused along the nano-grain of the first layer to the abnormality of the control gate It can prevent the occurrence of oxidation and reduce the resistance.

본 발명에 따른 플래시 메모리 소자의 형성 방법은, 반도체 기판 상에 게이트 절연막, 플로팅 게이트, 및 유전체막을 적층한다. 유전체막의 상부에 나노 그레인(nano grain)의 도전막을 형성한다. 도전막의 상부에 니켈(Nickel; Ni)막을 형성한다. 니켈막의 니켈 이온이 도전막으로 확산되도록 열처리 공정을 실시하여 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법으로 이루어진다.In the method for forming a flash memory device according to the present invention, a gate insulating film, a floating gate, and a dielectric film are laminated on a semiconductor substrate. A nano grain conductive film is formed on the dielectric film. A nickel (Ni) film is formed on the conductive film. A method of forming a flash memory device comprising forming a control gate by performing a heat treatment process so that nickel ions of a nickel film are diffused into a conductive film.

도전막은 나노 그레인(nano grain) 폴리실리콘막으로 형성하며, 나노 그레인 폴리실리콘막은 언도프트(undoped) 폴리실리콘막으로 형성한다. The conductive film is formed of a nano grain polysilicon film, and the nano grain polysilicon film is formed of an undoped polysilicon film.

나노 그레인 폴리실리콘막은 화학적기상증착법(chemical vapor deposition; CVD)을 이용하여 SiH4 또는 SiH4 및 H2 가스분위기, 650 내지 750 ℃ 의 온도, 10Torr 내지 300Torr의 압력하에서 형성한다.The nano grain polysilicon film is formed under a SiH 4 or SiH 4 and H 2 gas atmosphere, a temperature of 650 to 750 ° C., and a pressure of 10 Torr to 300 Torr using chemical vapor deposition (CVD).

도전막은 15nm 내지 100 nm의 그레인 사이즈(grain size)를 가지며 원주형태(columnar)의 결정화된 나노 그레인 폴리실리콘막으로 형성한다.The conductive film has a grain size of 15 nm to 100 nm and is formed of columnar crystallized nano grain polysilicon film.

금속막은 니켈(Nickel; Ni)막으로 형성하며, 열처리 공정은 제1 열처리 공정 및 제2 열처리 공정으로 실시한다. 제1 열처리 공정은 450℃ 내지 600℃의 온도 범위에서 수행하고, 제2 열처리 공정은 700℃ 내지 800℃의 온도범위에서 수행한다.The metal film is formed of a nickel (Ni) film, and the heat treatment process is performed by the first heat treatment process and the second heat treatment process. The first heat treatment process is performed at a temperature range of 450 ° C to 600 ° C, and the second heat treatment process is performed at a temperature range of 700 ° C to 800 ° C.

금속막의 상부에 캡핑막을 형성하는 단계를 더 포함하며, 캡핑막은 TiN막으로 형성한다.Forming a capping film on top of the metal film, the capping film is formed of a TiN film.

본 발명에 따른 플래시 메모리 소자는, 게이트 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트로 이루어진 게이트 패턴에 있어서, 콘트롤 게이트는 나노 그레인(nano grain)의 NiSi2막으로 형성되는 것을 특징로 하는 플래시 메모리 소자로 이루어진다.In the flash memory device according to the present invention, in the gate pattern consisting of a gate insulating film, a floating gate, a dielectric film, and a control gate, the control gate is formed of a nano grain NiSi 2 film. Is made of.

플로팅 게이트는 언도프트(undoped) 폴리실리콘막 및 도프트(doped) 폴리실리콘막이 적층되고, 게이트 패턴의 측벽에 형성된 스페이서를 더 포함한다. 또한, 게이트 패턴 사이의 반도체 기판에 형성된 접합영역을 더 포함한다. The floating gate further includes a spacer in which an undoped polysilicon film and a doped polysilicon film are stacked and formed on sidewalls of the gate pattern. The semiconductor device may further include a junction region formed on the semiconductor substrate between the gate patterns.

본 발명은, 나노 그레인 사이즈의 제1 층과 금속물질의 제2 층으로 형성한 후, 제1 층의 나노 그레인을 따라 제2 층의 금속성분이 확산되도록 하여 콘트롤 게이트의 이상산화 발생을 방지하고 저항을 감소시킬 수 있다. 또한, 플래시 메모리 소자의 제조 단계를 감소하여 제조 공정의 시간 및 비용을 감소시킬 수 있다. The present invention, after forming the first layer of the nano-grain size and the second layer of the metal material, the metal component of the second layer is diffused along the nano-grain of the first layer to prevent the occurrence of abnormal oxidation of the control gate Can reduce the resistance. In addition, the manufacturing steps of the flash memory device may be reduced, thereby reducing the time and cost of the manufacturing process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자 및 그의 형성 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a flash memory device and a method of forming the same according to the present invention.

도 1a를 참조하면, 반도체 기판(100)의 상부에 게이트 절연막(102)과 플로팅 게이트(floating gate)용 제1 도전막(104) 및 제2 도전막(106)을 형성한다. 게이트절연막(102)은 산화막으로 형성할 수 있다. 플로팅 게이트는 도프트 폴리실리콘막의 단일 층으로 형성할 수 있지만, 플래시 메모리 소자의 전기적 특성을 향상시키기 위하여 제1 도전막(104)은 언도프트(undoped) 폴리실리콘막으로 형성하고, 제2 도전막(106)은 도프트(doped) 폴리실리콘막으로 형성하는 것이 바람직하다. 도면의 단면 방향으로는 도시되지 않았지만, 소자 분리용 트렌치를 형성하고, 트렌치의 내부를 절연물질로 채워 소자 분리막(미도시)을 형성한다. 이어서, 제2 도전막(106) 및 소자 분리막(미도시)의 상부에 유전체막(108)을 형성한다. 유전체막(108)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 유전체막(108)의 상부에 콘트롤 게이트용 제3 도전막(110)을 형성한다. 제3 도전막(110)은 폴리실리콘막으로 형성할 수 있는데, 특히 후속 금속 이온의 확산을 균일하게 수행시키기 위하여 나노 그레인 폴리실리콘막으로 형성하는 것이 바람직하다. 구체적으로, 제3 도전막(110) 은 언도프트(undoped) 폴리실리콘막으로 형성할 수 있다. 이를 위하여, 제3 도전막(110)은 화학적기상증착법(chemical vapor deposition; CVD)으로 형성할 수 있으며, SiH4 또는 SiH4 및 H2 가스분위기, 650 내지 750 ℃ 의 온도, 10Torr 내지 300Torr의 압력하에서 형성하는 것이 바람직하다. 이로써, 제3 도전막(110)은 15nm 내지 100 nm의 그레인 사이즈(grain size)를 가지며 원주형태(columnar)의 결정화된 나노 그레인 폴리실리콘막을 형성할 수 있다.Referring to FIG. 1A, a gate insulating layer 102, a first conductive film 104 for floating gate, and a second conductive film 106 are formed on the semiconductor substrate 100. The gate insulating film 102 may be formed of an oxide film. The floating gate may be formed of a single layer of a doped polysilicon film, but in order to improve electrical characteristics of the flash memory device, the first conductive film 104 is formed of an undoped polysilicon film and the second conductive film is formed. It is preferable to form 106 as a doped polysilicon film. Although not shown in the cross-sectional direction of the drawing, a device isolation trench is formed, and an inside of the trench is filled with an insulating material to form a device isolation layer (not shown). Next, a dielectric film 108 is formed over the second conductive film 106 and the device isolation film (not shown). The dielectric film 108 may be formed by stacking an oxide film, a nitride film, and an oxide film. The third conductive layer 110 for the control gate is formed on the dielectric layer 108. The third conductive film 110 may be formed of a polysilicon film. In particular, the third conductive film 110 may be formed of a nano-grain polysilicon film to uniformly diffuse subsequent metal ions. In detail, the third conductive layer 110 may be formed of an undoped polysilicon layer. To this end, the third conductive film 110 may be formed by chemical vapor deposition (CVD), SiH 4 or SiH 4 and H 2 gas atmosphere, the temperature of 650 to 750 ℃, pressure of 10 Torr to 300 Torr It is preferable to form under. As a result, the third conductive layer 110 may have a grain size of 15 nm to 100 nm and form a columnar crystallized nano grain polysilicon layer.

도 1b를 참조하면, 제3 도전막(110)의 상부에 금속막(112)을 형성한다. 구체적으로, 금속막(112)은 니켈(Nickel; Ni)막으로 형성하는 것이 바람직하다. 금속막(112)은 화학적기상증착법(CVD) 또는 물리적기상증착법(physical vapor deposition; PVD)으로 형성할 수 있다. 이어서, 금속막(112)의 상부에 금속이온의 유출을 방지하기 위한 캡핑막(114)을 형성한다. 캡핑막(114)은 화학적기상증착법(CVD) 또는 물리적기상증착법(PVD)을 이용하여 TiN막으로 형성할 수 있다.Referring to FIG. 1B, a metal film 112 is formed on the third conductive film 110. Specifically, the metal film 112 is preferably formed of a nickel (Ni) film. The metal film 112 may be formed by chemical vapor deposition (CVD) or physical vapor deposition (PVD). Subsequently, a capping film 114 for preventing the outflow of metal ions is formed on the metal film 112. The capping film 114 may be formed of a TiN film using chemical vapor deposition (CVD) or physical vapor deposition (PVD).

도 1c를 참조하면, 제3 도전막(도 1b의 110)과 금속막(도 1b의 112)을 혼합시켜 NiSi막의 혼합막(115)을 형성하기 위한 제1 열처리 공정을 실시한다. 제1 열처리 공정은 450℃ 내지 600℃이 온도 범위에서 수행하는 것이 바람직하다. 이어서, 혼합막(115)을 NiSi2막으로 형성하기 위한 제2 열처리 공정을 더 실시한다. 제2 열처리 공정은 700℃ 내지 800℃의 온도범위에서 수행하는 것이 바람직하다. 제1 및 제2 열처리 공정을 수행할 시, 캡핑막(114)은 금속막(도 1b의 112)의 금속이온이 외부로 유출되는 것을 방지할 수 있으므로 제3 도전막(도 1b의 110)과 금속막 (도 1b의 112)을 효율적으로 혼합할 수 있다. 특히, 제3 도전막(도 1b의 110)을 일반적인 폴리실리콘막에 비해 그레인 사이즈(grain size)가 작은 나노 그레인 폴리실리콘막으로 형성하였기 때문에, 균일한 전기적 특성을 가지는 혼합막(115)을 형성할 수 있다. 이때, 혼합막(115)의 두께는 제3 및 금속막(도 1b의 110 및 112)의 두께를 합한 두께가 되기 때문에 저항을 감소시키기에 용이하다.Referring to FIG. 1C, a first heat treatment process is performed to form a mixed film 115 of a NiSi film by mixing a third conductive film (110 of FIG. 1B) and a metal film (112 of FIG. 1B). It is preferable that the first heat treatment process is performed at a temperature range of 450 ° C to 600 ° C. Subsequently, a second heat treatment step for forming the mixed film 115 into a NiSi 2 film is further performed. The second heat treatment process is preferably carried out at a temperature range of 700 ℃ to 800 ℃. When the first and second heat treatment processes are performed, the capping film 114 may prevent the metal ions of the metal film 112 (see FIG. 1B) from leaking to the outside. The metal film 112 (FIG. 1B) can be mixed efficiently. In particular, since the third conductive film 110 (in FIG. 1B) is formed of a nano-grain polysilicon film having a smaller grain size than a general polysilicon film, a mixed film 115 having uniform electrical characteristics is formed. can do. At this time, since the thickness of the mixed film 115 is the sum of the thicknesses of the third and metal films 110 and 112 of FIG. 1B, it is easy to reduce the resistance.

도 1d를 참조하면, 캡핑막(114)을 게이트 패턴(또는 워드라인 패턴; GP)에 따라 패터닝하고, 패터닝된 캡핑막(114)을 마스크 패턴으로 사용하여 혼합막(도 1c의 115)을 패터닝하여 콘트롤 게이트(115a)를 형성한다. 이어서, 패터닝 공정을 수행하여 유전체패턴(108a), 제2 도전패턴(106a) 및 제1 도전패턴(104a)을 형성한다. 제1 도전패턴(104a)과 제2 도전패턴(106a)은 플로팅 게이트(105)가 된다. 이어서, 게이트 패턴(GP) 사이의 반도체 기판(100)에 접합영역(100a)을 형성하기 위한 이온주입 공정을 실시한다.Referring to FIG. 1D, the capping layer 114 is patterned according to a gate pattern (or word line pattern GP), and the mixed layer (115 of FIG. 1C) is patterned using the patterned capping layer 114 as a mask pattern. The control gate 115a is formed. Subsequently, the patterning process is performed to form the dielectric pattern 108a, the second conductive pattern 106a, and the first conductive pattern 104a. The first conductive pattern 104a and the second conductive pattern 106a become the floating gate 105. Subsequently, an ion implantation process is performed to form the junction region 100a in the semiconductor substrate 100 between the gate patterns GP.

도 1e를 참조하면, 게이트 패턴(GP)을 형성하기 위한 패터닝 공정 시 캡핑막(도 1d의 114)이 모두 제거될 수 있으나, 잔류한 캡핑막(도 1d의 114)을 제거하기 위한 세정 공정을 더 실시하는 것이 바람직하다. 이어서, 게이트 패턴(GP)의 측벽에 스페이서(spacer; 116)를 형성한다. 스페이서(116)는 산화막으로 형성할 수 있다. 이때, NiSi2막의 콘트롤 게이트(115a)에 이상산화가 발생하지 않으므로 게이트 패턴(GP)의 전기적 특성 열화를 방지할 수 있다. Referring to FIG. 1E, in the patterning process for forming the gate pattern GP, all of the capping films 114 of FIG. 1D may be removed, but a cleaning process for removing the remaining capping films 114 of FIG. 1D may be performed. It is preferable to implement more. Subsequently, a spacer 116 is formed on the sidewall of the gate pattern GP. The spacer 116 may be formed of an oxide film. In this case, since abnormal oxidation does not occur in the control gate 115a of the NiSi 2 film, deterioration of electrical characteristics of the gate pattern GP may be prevented.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자 및 그의 형성 방법을 설명하기 위한 단면도이다.1A to 1E are cross-sectional views illustrating a flash memory device and a method of forming the same according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 105 : 플로팅 게이트104: first conductive film 105: floating gate

106 : 제2 도전막 108 : 유전체막106: second conductive film 108: dielectric film

110 : 제3 도전막 112 : 금속막110: third conductive film 112: metal film

114 : 캡핑막 115a : 콘트롤 게이트114: capping film 115a: control gate

Claims (15)

반도체 기판 상에 게이트 절연막, 플로팅 게이트 및 유전체막을 적층하는 단계; Stacking a gate insulating film, a floating gate, and a dielectric film on the semiconductor substrate; 상기 유전체막의 상부에 나노 그레인(nano grain)의 도전막을 형성하는 단계;Forming a nano grain conductive film on the dielectric film; 상기 도전막의 상부에 니켈(Nickel; Ni)막을 형성하는 단계; 및Forming a nickel (Ni) film on the conductive film; And 상기 니켈막의 니켈 이온이 상기 도전막으로 확산되도록 열처리 공정을 실시하여 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 형성 방법.And forming a control gate by performing a heat treatment process so that nickel ions of the nickel film are diffused into the conductive film. 제 1 항에 있어서,The method of claim 1, 상기 도전막은 나노 그레인 폴리실리콘막으로 형성하는 플래시 메모리 소자의 형성 방법.And the conductive film is formed of a nano grain polysilicon film. 제 2 항에 있어서,The method of claim 2, 상기 나노 그레인 폴리실리콘막은 언도프트(undoped) 폴리실리콘막으로 형성하는 플래시 메모리 소자의 형성 방법.And the nano-grain polysilicon film is formed of an undoped polysilicon film. 제 2 항에 있어서,The method of claim 2, 상기 나노 그레인 폴리실리콘막은 화학적기상증착법(chemical vapor deposition; CVD)을 이용하여 SiH4 또는 SiH4 및 H2 가스분위기, 650 내지 750 ℃ 의 온도, 10Torr 내지 300Torr의 압력하에서 형성하는 플래시 메모리 소자의 형성 방법.The nano-grain polysilicon film is formed using a chemical vapor deposition (CVD) at a SiH 4 or SiH 4 and H 2 gas atmosphere, a temperature of 650 to 750 ℃, a pressure of 10 Torr to 300 Torr to form a flash memory device Way. 제 1 항에 있어서,The method of claim 1, 상기 도전막은 15nm 내지 100 nm의 그레인 사이즈(grain size)를 가지며 원주형태(columnar)의 결정화된 나노 그레인 폴리실리콘막으로 형성하는 플래시 메모리 소자의 형성 방법.The conductive film has a grain size of 15 nm to 100 nm and is formed of columnar crystallized nano-grain polysilicon film. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정은 제1 열처리 공정 및 제2 열처리 공정으로 실시하는 플래시 메모리 소자의 형성 방법.And the heat treatment step is performed by a first heat treatment step and a second heat treatment step. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 열처리 공정은 450℃ 내지 600℃의 온도 범위에서 수행하는 플래시 메모리 소자의 형성 방법.The first heat treatment process is a method of forming a flash memory device performed in a temperature range of 450 ℃ to 600 ℃. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2 열처리 공정은 700℃ 내지 800℃의 온도범위에서 수행하는 플래시 메모리 소자의 형성 방법.The second heat treatment process is a method of forming a flash memory device performed at a temperature range of 700 ℃ to 800 ℃. 제 1 항에 있어서,The method of claim 1, 상기 니켈막의 상부에 캡핑막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 형성 방법.And forming a capping film on the nickel film. 제 10 항에 있어서,The method of claim 10, 상기 캡핑막은 TiN막으로 형성하는 플래시 메모리 소자의 형성 방법.And the capping film is formed of a TiN film. 반도체 기판 상에 형성되며, 게이트 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트로 이루어진 게이트 패턴에 있어서,In a gate pattern formed on a semiconductor substrate and consisting of a gate insulating film, a floating gate, a dielectric film and a control gate, 상기 콘트롤 게이트는 나노 그레인(nano grain)의 NiSi2막으로 형성되는 것을 특징으로 하는 플래시 메모리 소자.And the control gate is formed of a nano grain NiSi 2 film. 제 12 항에 있어서,13. The method of claim 12, 상기 플로팅 게이트는 언도프트(undoped) 폴리실리콘막 및 도프트(doped) 폴리실리콘막이 적층된 플래시 메모리 소자.The floating gate may include an undoped polysilicon layer and a doped polysilicon layer stacked thereon. 제 12 항에 있어서, 13. The method of claim 12, 상기 게이트 패턴의 측벽에 형성된 스페이서를 더 포함하는 플래시 메모리 소자.And a spacer formed on sidewalls of the gate pattern. 제 12 항에 있어서,13. The method of claim 12, 상기 게이트 패턴 사이의 상기 반도체 기판에 형성된 접합영역을 더 포함하는 플래시 메모리 소자.And a junction region formed in the semiconductor substrate between the gate patterns.
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