KR20040005467A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 목적은 콘택 홀 내에서의 콘택플러그와 소자간의 접촉면적을 증대시켜 균일하고 낮은 접촉저항을 갖도록 함으로써 미세 콘택 홀에서도 소자 특성의 저하를 방지할 수 있도록 된 반도체 소자의 콘택 형성 방법을 제공하는 데 있다.
이에 본 발명은 게이트, 소스/드레인을 포함하는 소자의 활성영역이 형성된 실리콘웨이퍼 상부에 절연막을 증착하고 선택적 식각에 의해 상기 소스/드레인영역의 일부가 드러나도록 콘택 홀을 형성하는 단계와; 상기 콘택 홀 내벽에 산화막에 의한 사이드월을 형성하는 단계; 상기 사이드월을 마스크로 하여 산화막의 하부와 상기 소스/드레인영역을 식각하여 소스/드레인영역에 트렌치를 형성하는 단계; 상기 사이드월을 제거하고 콘택 홀과 트랜치가 형성된 실리콘웨이퍼 상부 전면에 텅스텐 막을 증착하여 텅스텐 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법을 제공한다.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 실리콘웨이퍼에 형성된 소자 전극과 금속 배선층 간의 접촉저항을 줄일 수 있도록 된 반도체 소자와 그 제조방법에 관한 것이다.
일반적으로 반도체 소자를 제조하는 공정에서 반도체 소자의 전극 연결을 위하여 실리콘웨이퍼와 금속 배선층을 전기적으로 절연한 절연막에 반도체 소자의 접합 및 게이트 전극과 금속 배선층이 연결될 부위를 정의하기 위하여 콘택 홀을 형성한 다음, 알루미늄 등과 같은 금속을 스퍼터링 방법을 이용하여 증착함으로써 금속 배선층 형성을 위한 금속 박막을 형성한다.
그러나, 최근들어 소자가 미세화되면서 콘택홀의 크기도 극소화되고 있으며 이에 따라 접촉저항이 증가되어 소자 특성의 저하의 문제가 발생된다.
도1a 내지 도1b는 종래의 콘택트 홀 형성방법을 도시한 단면도이다.
먼저, 도 1a와 같이 게이트, 소스/드레인영역(11)이 형성된 실리콘웨이퍼(10) 상부에 절연막(12)을 적층하고, 이 절연막(12)의 상부에 포토 레지스터(13)를 도포한 다음, 금속배선을 형성하기 위한 감광막패턴을 형성한다. 여기서 절연막(2)은 TEOS(tetraethyle)막, 또는 BPSN(Borophosphosilicate glass)막을 사용하거나, TEOS막 상부에 SOG(spin on glass)막을 증착한 다음, 그 위에 TEOS막을 증착하는 3층으로 이루어진 층간 절연막을 사용하기도 한다.
이어서, 감광막 패턴을 마스크로 하여 절연막(12)을 건식 식각한 다음, 애쉬공정(ashing)으로 포토 레지스터(13)를 제거하고, 화학적 방법으로 세정(chemical clearing)하여 콘택트 홀(14)을 형성한다.
이후, 절연막(12) 상부에 식각 베리어로서 티타늄(Ti) 및 질화티타늄(TiN)등을 스퍼터링하여 글로층(도시되지 않음)을 형성한다. 이어서, 화학기상 증착(chemical vapor deposition)방식으로 텅스텐 막(15)을 증착하여 콘택트 홀(14)을 메운다.
다음, 도1b와 같이 텅스텐 막(15) 상부를 기계화학적 연마 방법을 이용하여 텅스텐 막(15)이 절연막(12)의 표면과 같은 평면상에 있게 평탄화하여 금속막과 금속막을 내부적으로 연결하는 텅스텐 플러그를 형성한 다음, 절연막(12) 상부 전면에 알루미늄(Al)과 같은 금속막(16)을 증착하여 금속배선을 형성한다.
그런데 상기에서 서술한 바와 같이 종래의 콘택홀 형성 방법은 최근들어 소자의 크기가 미세화되면서 크기가 줄어든 콘택홀에 적용될 경우 접촉저항을 높이는 결과를 초래하게 된다.
즉, 소자의 상호연결을 위한 콘택홀의 크기가 줄어듬에 따라 연결되는 접촉면적이 줄어들게 되고 이는 접촉저항을 증가시켜 스피드 특성의 딜레이현상 등 소자의 특성을 악화시키게 되는 것이다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 콘택 홀 내에서의 콘택플러그와 소자간의 접촉면적을 증대시켜 균일하고 낮은 접촉저항을 갖도록 함으로써 미세 콘택 홀에서도 소자 특성의 저하를 방지할 수 있도록 된 반도체 소자와 그 제조방법을 제공하는 데 있다.
도 1a 내지 도 1b는 종래 반도체 소자의 콘택 형성 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2h는 본 발명의 일 실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소스/드레인 영역의 콘택 홀 내측 저면에 또다른 홀을 형성하여 콘택플러그와의 접촉면적을 늘리도록 함에 그 특징이 있다.
이를 위해 본 발명은 게이트, 소스/드레인 영역이 형성된 실리콘웨이퍼 상부에 절연막을 증착하고 선택적 식각에 의해 상기 소스/드레인 영역의 일부가 드러나도록 콘택 홀을 형성하고, 상기 콘택 홀 내벽에 산화막에 의한 사이드월을 형성한 후, 상기 소스/드레인영역을 식각하여 소스/드레인영역에 트렌치를 형성한 다음 산화막을 식각 하여 제거하고 콘택 홀과 트랜치가 형성된 실리콘웨이퍼 상부 전면에화학기상 증착방식으로 텅스텐 막을 증착하여 콘택 홀을 메우고 평탄화하여 텅스텐 플러그를 형성하고 절연막 상부 전면에 알루미늄과 같은 금속막을 증착하여 금속배선을 형성한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따라 반도체 소자를 형성하는 방법을 개략적으로 도시한 공정도이다.
상기한 도면에 의하면 본 발명에 의해 제조되는 반도체 소자는, 필드 산화막에 의해 정의된 실리콘웨이퍼(20)의 활성 영역 상에 소스/드레인 영역(21)이 형성되고, 이 소스/드레인 영역(21)을 덮는 절연막(22)에는 상기 소스/드레인영역(21)을 노출시키는 콘택트 홀(24)이 형성되며, 이 콘택트 홀(24)의 저면으로 노출된 소스/드레인 영역(21) 상에 일정 깊이의 트렌치(26)가 형성되고, 플러그(27)가 상기 콘택트 홀(26)과 트렌치(26)를 매워 절연막(22) 상부의 금속막(28)과 연결되는 구조로 되어 있다.
이러한 구조의 반도체 소자는 트렌치(26)에 해당되는 면적만큼 플러그(27)와 소스/드레인영역(21)과의 접촉면적이 늘어나 콘택트 홀의 크기를 줄이면서 접촉저항을 최수화할 수 있게 되는 것이다.
그러면, 이와 같은 구조의 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 도 2a 내지 도 2h를 참조하여 상세히 설명한다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(20)의 활성영역 상에절연막(22)을 증착하고, 이 절연막(22)의 상부에 포토레지스트(23)를 도포한 다음, 금속배선을 형성하기 위한 감광막 패턴을 형성한다. 여기서 절연막(22)은 TEOS막, 또는 BPSN막을 사용하거나, TEOS막 상부에 SOG막을 증착한 다음, 그 위에 TEOS막을 증착하는 3층으로 이루어진 층간 절연막을 사용하기도 한다.
이어서, 감광막 패턴을 마스크로 하여 절연막(22)을 건식 식각한 다음, 애쉬공정(ashing)으로 포토 레지스트(23)를 제거하고, 화학적 방법으로 세정(chemical clearing)하여 도2c와 같이 소스/드레인영역(21) 상에 콘택 홀(24)을 형성한다.
그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(20)를 스퍼터 시스템에 장입한 후, 콘택에서의 접촉 저항을 감소시키기 위하여 실리콘웨이퍼(20) 상부 전면에 스퍼터링에 의해 콘택 베리어 메탈인 티타늄 박막(도시되지 않음)을 증착하여 콘택 홀(24) 내벽에 형성되게 한다.
그리고 콘택 홀(24)을 포함하는 실리콘웨이퍼(20) 전체에 산화막(25)을 형성하여, 산화막(25)이 콘택 홀(24)의 측벽과 저면에 형성되도록 하고 이를 이방성 식각하여 콘택 홀(24)의 내벽에 상기 산화막으로 이루어진 사이드월(25')을 형성한다.
이어 도 2e에 도시된 바와 같이 콘택 홀(24)이 형성된 위치에 트렌치를 형성하도록 상기 사이드월(25')를 마스크로 하여 소스/드레인영역(21)을 식각하여 소스/드레인영역(21)에 트렌치(26)를 형성한다.
상기 소스/드레인영역(21)에 일정 깊이의 트랜치(26)가 형성되면 콘택 홀(24)의 내벽에 남아 있는 사이드월(25')을 제거한다.
이와같이 사이드월(25')이 제거되면 도 2f에 도시된 바와 같이 콘택 홀(24) 내부의 소스/드레인영역(21)에 다시 콘택 홀(24)보다는 작은 크기의 트랜치(26)가 형성된다.
그 다음 도 2g에 도시한 바와 같이, 콘택 베리어 메탈인 질화 티타늄 박막을 증착하고 실리콘웨이퍼 상부 전면에 화학 기상 증착에 의해 텅스텐 플러그(27) 형성을 위한 텅스텐 박막을 두껍게 증착하여 콘택 홀(24)을 채운다.
이때 콘택 홀(24)에 채워지는 텅스텐 플러그(27)는 콘택 홀 저면의 소스/드레인영역(21) 상부뿐아니라 소스/드레인영역(21)에 형성된 트랜치(26)에도 채워져 트랜치(26)의 측벽과 저면에도 접하게 되어 전체적으로 접촉면적이 증대되는 효과를 얻게 된다.
즉, 종래 콘택 홀(24)의 내경에 해당되는 접촉면적에서 소스/드레인영역(26)에 형성된 트랜치(25)의 내측면의 면적에 해당하는 만큼의 접촉 지역의 크기가 늘어나게 된다.
콘택 홀이 텅스텐으로 채워지면 이를 평탄화하여 텅스텐 플러그(27)를 형성하고 도 2h에 도시된 바와 같이 절연막(22) 상부 전면에 알루미늄과 같은 금속막(28)을 증착하여 금속배선을 형성함으로서 접촉면적을 늘린 콘택 홀을 형성할 수 있게 되는 것이다.
이와 같이 본 발명은 반도체 소자의 콘택 형성 방법에 의하면, 콘택 홀 내에서의 접촉면적을 최대화시킬 수 있어 소자의 크기가 미세화되더라도 접촉저항이 증가되는 것을 방지할 수 있게 되고, 이에 따라 접촉저항 증대에 따른 스피드 특성의 딜레이현상 등 소자의 특성 악화를 방지할 수 있게 된다.
Claims (3)
- 게이트, 소스/드레인을 포함하는 소자의 활성영역이 형성된 실리콘웨이퍼 상부에 절연막을 증착하고 선택적 식각에 의해 상기 소스/드레인영역의 일부가 드러나도록 콘택 홀을 형성하는 단계와;상기 콘택 홀 내벽에 산화막에 의한 사이드월을 형성하는 단계;상기 사이드월을 마스크로 하여 산화막의 하부와 상기 소스/드레인영역을 식각하여 소스/드레인영역에 트렌치를 형성하는 단계;상기 사이드월을 제거하고 콘택 홀과 트랜치가 형성된 실리콘웨이퍼 상부 전면에 텅스텐 막을 증착하여 텅스텐 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서, 상기 콘택 홀 형성단계 이후에 베리어 메탈로 티타늄 박막을 증착하는 단계를 더욱 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
- 필드 산화막에 의해 정의된 실리콘웨이퍼와,상기 실리콘웨이퍼의 활성 영역 상에 형성된 소스/드레인 영역,상기 소스/드레인 영역을 덮는 절연막,상기 절연막에 형성되어 상기 소스/드레인영역을 노출시키는 콘택트 홀,상기 콘택트 홀 저면의 소스/드레인 영역 상에 일정 깊이로 형성되는 트렌치,상기 상기 콘택트 홀과 트렌치를 매워 절연막 상부의 금속막과 연결되는 플러그를 포함하는 반도체 소자.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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