KR20040002931A - 신호 처리 장치 - Google Patents

Abstract

DSP가 디지털 영역에서 무선 주파 전력 증폭기(RF PA)로의 입력을 전치 왜곡시키는 데 사용되는 경우, 그 DSP는 또한 입력 신호에 대한 수학적 클리핑 연산을 수행하는 데에도 사용될 수 있다. 이것은 클리핑 과정을 통해서는 원하지 않는 왜곡이 유입되지 않는다는 것을 의미한다.

Description

신호 처리 장치{SIGNAL PROCESSING APPARATUS}

전기 통신 송신기는 전송될 신호의 전력 증폭이 극도로 선형적으로 행해져야만 한다고 규정하고 있는 인접 채널 전력(adjacent channel power, ACP) 요건의 구속을 받는다. 즉, 전력 증폭 과정에서 발생되는 왜곡이 최소한으로 유지되어야만 한다. 통상, ACP 요건을 충족시키기 위해 전력 증폭기의 출력이 선형성을 유지하도록 전력 증폭기와 함께 전치 왜곡기(predistorter)가 사용된다.

증폭 과정의 효율을 향상시키기 위해서는 송신기에 있는 전력 증폭기의 평균 전력에 대한 피크 전력의 비를 한정시키는 것이 바람직하다. 통상, 이 평균 전력에 대한 피크 전력의 비("피크 대 평균 비")는 증폭되는 신호를 클리핑함으로써 한정된다. 클리핑을 행하는 2가지 통상적인 방법이 있다. 첫번째 방법에서는 입력 신호를 클리핑하는 저전력 RF 리미터(limiter) 회로(예를 들면, 다이오드쌍을 사용)의 설치를 필요로 한다. 두번째 방법은 전력 증폭기 자체가 포화될 수 있도록 하고, 그에 따라 그의 출력 신호의 진폭을 제한하는 것이다. 이 2가지 방법 모두는 증폭기 특성에 상당한 부가적인 비선형성을 야기하며, 따라서 증폭 시스템이ACP 요건을 충족시키면서 동작할 수 있는 평균 전력을 떨어뜨린다. 이것은 이어서 증폭 시스템으로부터 달성할 수 있는 전력 효율의 저하를 가져오고 소정의 평균 출력 전력을 달성하는 데 요구되는 전력 증폭기의 크기의 증대를 가져온다.

본 발명은 증폭기, 특히 전력 증폭기의 입력 신호를 조정하는 장치에 관한 것이다.

도 1은 선형 RF 전력 증폭기의 블록도이다.

도 2는 디지털 선형 송신기의 블록도이다.

도 3은 클리핑 과정을 포함하는 선형 RF 전력 증폭기의 블록도이다.

도 4는 도 3에서 이용되는 클리핑 과정의 블록도이다.

본 발명의 목적은 보다 바람직한 신호 증폭 방법을 제공하는 데 있다.

본 발명의 한 가지 양태에 따르면, 증폭기로의 입력 신호를 조정하는 장치로서, 디지털 영역에서 입력 신호에 연산을 행하는 신호 처리 수단을 포함하며, 이 신호 처리 수단은 입력 신호를 전치 왜곡시키고(predistort) 또한 입력 신호를 클리핑하도록 배치되어 있는 것인 증폭기 입력 신호 조정 장치가 제공된다.

따라서, 본 발명에서는 클리핑이 디지털적으로 수행될 수 있으며, 이는 왜곡이 보다 적게 발생된다는 것을 의미한다. 또한, 본 발명에서는, 입력 신호를 전치 왜곡시키기 위해 디지털 신호 처리 수단이 제공되어 있는 구성으로 하면, 이 신호 처리 수단은 부가적인 구성 요소 또는 회로 없이도 클리핑을 수행할 수 있다. 본 발명은 발생되는 왜곡량을 감소시키기 때문에, 시스템의 노력의 더 많은 부분이 원하지 않는 왜곡 생성과 반대되는 원하는 신호의 증폭에 사용된다. 이것은 증폭 과정(클리핑 과정 포함)의 전체 효율이 향상된다는 것을 의미하며, 그 결과 임의의 주어진 전력 요건을 충족시키는 데 필요한 증폭기의 크기가 감소된다.

바람직한 실시예에서, 입력 신호는 무선 주파(RF) 신호이고, 본 장치는 신호 처리 수단이 입력 신호에 연산을 행하기 이전에 입력 신호의 주파수를 다운 컨버팅하는 수단을 더 포함한다. 이것은 신호 처리 수단에 대해 요구되는 클록 속도 또는 처리 속도를 감소시키는 이점이 있다. 다른 대안으로서, 입력 신호는 저주파일 수 있다. 예를 들면, 입력 신호는 기저 대역 신호일 수 있으며, 따라서 신호 처리 수단은 입력 신호를 직접 공급받을 수 있다. 즉, 입력 신호의 다운 컨버전이 필요하지 않다.

본 장치는 신호 처리 수단이 입력 신호에 연산을 행한 이후에 입력 신호의 주파수를 업 컨버팅하는 수단도 포함할 수 있다. 예를 들면, 이 수단은 신호 처리 장치를 떠나는 입력 신호를 전송에 적합한 주파수로 업 컨버전하는 데 사용될 수 있다.

한 가지 실시예에서, 신호 처리 수단은 디지털 신호 처리기를 포함한다. 다른 실시예에서, 신호 처리 수단은 FPGA(field programmable gate array) 등의 프로그램가능 논리 소자를 포함한다. 다른 대안에서, 신호 처리 수단은 ASIC(application specific integrated circuit)을 포함할 수 있다.

증폭 신호를 조정하는 장치는 전기 통신 기지국 등의 송신기에서 이용될 수 있다.

이하, 단지 예로서, 본 발명의 한 가지 실시예를 첨부 도면을 참조하여 설명하겠다.

도 1 및 도 2는 무선 주파 전력 증폭기(radio frequency power amplifier : RF PA)의 선형화(linearisation)가 요구되는 2가지 상이한 시나리오를 나타낸 것이다.

도 1은 RF 입력 신호를 공급받는 RF PA를 나타낸 것이다. 도 1에 도시한 바와 같이, RF 입력 신호는 DSP에 의해 처리될 수 있는 주파수로 다운 컨버팅된다. 다운 컨버팅된 신호는 디지털 영역으로 변환되어 DSP 내에서 전치 왜곡된다. 증폭기의 전치 왜곡된 입력 신호는 그 다음에 다시 아날로그 영역으로 변환되고, 원하는 전송 주파수(원래의 RF 입력 주파수와 동일하거나 동일하지 않을 수 있음)로 업 컨버팅되어 RF PA에 입력된다. DSP에 의해 실시되는 전치 왜곡 과정은 RF 출력에 나타나는 왜곡을 감소시키기 위해 RF PA 내에서의 비선형성을 제거한다.

도 2의 시스템은 입력 신호가 기저 대역, 또는 RF가 아닌 디지털 IF에 있다는 점에서 다르다. 입력 신호는 예를 들어 이동 전화 사용자가 표출한 디지털화된 음성일 수 있다. 입력 신호가 기저 대역에 있기 때문에, 다운 컨버전이 필요하지 않으며 DSP는 디지털 기저 대역 입력 신호를 직접 전치 왜곡시킨다. DSP의 출력은 그 다음에 아날로그 영역으로 변환되고 RF PA에 입력되기 전에 업 컨버팅된다. DSP는 도 1을 참조하여 설명한 바와 거의 동일한 방식으로 RF PA 내에서의 비선형성을 제거하는 기능을 한다.

도 3은 디지털 전치 왜곡을 수행하도록 이미 구성되어 있는 디지털 신호 처리기에 의해 수행되는 작업들에 클리핑 과정을 어떻게 부가하는지를 설명한 것이다. 도 3은 도 1의 방식에 클리핑 과정을 어떻게 포함시키는지를 나타낸 것이지만, 클리핑 과정이 도 2의 시스템에서 유사한 방식으로 어떻게 실시될 수 있는지는 당업자에게는 자명할 것이다.

전술한 바와 같이, 디지털 신호 처리기는 저주파 디지털 형식의 증폭될 신호를 수신한다. 이 신호는 클리핑 과정(이에 대해서는 이후에 더 상세히 설명할 것임)을 거친 다음에 전치 왜곡 과정을 거친다. 클리핑되고 전치 왜곡된 입력 신호는 그 다음에 디지털 신호 처리기를 떠나 원하는 전송 주파수의 아날로그 신호로 변환되어 RF PA에 공급된다. RF PA의 출력은 디지털 신호 처리기 내에서 수행되는 전치 왜곡 과정을 제어하기 위한 피드백 신호를 제공하기 위해 샘플링된다. 피드백 신호의 주파수는 디지털 신호 처리기에 적합한 데이터 속도(data rate)로 다운 컨버팅된다.

클리핑 과정의 목적은 입력 신호에 의해 달성될 수 있는 최대 진폭을 제한하는 데 있다. 입력 신호 진폭이 클리핑 과정에 의해 설정된 최대 달성가능 진폭 이하인 경우, 입력 신호 진폭은 클리핑 과정에 의해 변경되지 않는다. 그렇지만, 입력 신호 진폭이 클리핑 과정에 의해 설정된 최대 달성가능 진폭을 초과하는 경우, 클리핑 과정은 입력 신호 진폭을 최대 달성가능 진폭과 같게 되도록 설정하는 동작을 한다. 클리핑 과정의 동작은 이하의 의사 코드 리스트에 요약되어 있다.

클리핑 레벨이면, I 신호와 Q 신호를 이하의 식에 따라 스케일링한다.

그렇지 않은 경우,로 하고로 한다.

물론, 상기한 의사 코드 기재에서는 입력 신호가 동위상(I) 성분과 직교(Q) 성분을 포함하는 직교 좌표 형식인 것으로 가정한 것이다.

도 4의 블록도는 다른 관점에서 클리핑 과정을 설명한 것이지만, 그럼에도 불구하고 상기한 의사 코드 기재에 부합된다.

RF PA로의 입력 신호는 클리핑 과정에 직교 좌표 성분으로 제공되며(필요한 경우 이 형식으로의 컨버전이 수행됨), 그 각각은 [각각의 승산기(10, 12)에서] 스케일링 인자와 곱해져, 직교 좌표 성분(I', Q')을 포함하는 클리핑된 입력 신호를 생성한다. 적절한 계수가 계산되는 시간 지연이 있게 되며, 따라서 I 성분과 Q 성분 각각은 I 성분과 Q 성분이 승산기(10, 12)에서 그것의 각각의 클리핑 계수와 시간 정렬되도록 보장하기 위해 시간 지연(각각 14와 16)을 받게 된다. 클리핑 계수를 계산하기 위해, I와 Q 입력 성분은 분기되고 그 각각은 각 승산기(18, 20)에 공급된다. 승산기(18, 20) 각각은 자신이 수신하는 신호를 제곱한다. 제곱된 I와 Q 성분은 구성 요소(22)에서 가산되고, 그 합의 제곱근이 구성 요소(24)에서 계산된다. 그 다음에, 제곱근은 비교기(26) 및 제산기(28)에 공급된다.

레지스터(30)는 클리핑 과정에 대한 클리핑 레벨을 가지고 있다. 클리핑 레벨은 필요에 따라 재기입될 수 있으며, 클리핑 과정에 대해 설정되어 있는 최대 달성가능 진폭에 해당한다. 제산기(28)에서, 클리핑 레벨은 구성 요소(24)에 의해 공급된 제곱근으로 나누어진다. 그 결과는 스위치(32)로 보내진다. 스위치(32)는 제산기(28)의 출력이나 레지스터(34)에 보유되어 있는 상수의 값 중 어느 하나를 승산기(10, 12) 모두에 의해 사용될 클리핑 계수로서 공급하는 동작을 한다. 스위치(32)의 동작은 비교기(26)의 출력에 의해 제어된다. 비교기(26)는 구성 요소(24)로부터의 제곱근과 레지스터(30)로부터의 클리핑 레벨을 비교한다. 제곱근이 클리핑 레벨을 초과하는 경우, 스위치는 상수를 클리핑 계수로서 공급하는 동작을 한다. 그렇지 않은 경우, 제산기(28)의 출력이 클리핑 계수로서 공급된다.

실시예에서는 디지털 영역 클리핑 및 전치 왜곡 과정을 수행하기 위해 디지털 신호 처리기를 사용하고 있지만, 당업자에게는 이 기능을 위해 FPGA 등의 다른 소자도 사용될 수 있다는 것은 자명하다.

Claims (12)

1. 증폭기로의 입력 신호를 조정하는 장치로서, 디지털 영역에서 상기 입력 신호에 연산을 행하는 신호 처리 수단을 포함하며, 상기 신호 처리 수단은 상기 입력 신호를 전치 왜곡시키고 또한 상기 입력 신호를 클리핑하도록 배치되어 있는 것인 증폭기 입력 신호 조정 장치.
2. 제1항에 있어서, 상기 신호 처리 수단은 상기 입력 신호의 전력을 클리핑하도록 구성되어 있는 것인 증폭기 입력 신호 조정 장치.
3. 제1항 또는 제2항에 있어서, 상기 클리핑은 상기 입력 신호에 대해 직교 좌표 형식으로 수행되는 것인 증폭기 입력 신호 조정 장치.
4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 최대 클리핑 량은 선택가능하게 되어 있는 것인 증폭기 입력 신호 조정 장치.
5. 제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 입력 신호에 상기 클리핑이 적용될 때 상기 클리핑이 상기 입력 신호와 시간 정렬되도록, 상기 클리핑 량이 상기 신호 처리 수단에 의해 계산되는 동안 상기 입력 신호를 지연시키는 지연 수단을 더 포함하는 것인 증폭기 입력 신호 조정 장치.
6. 제5항에 있어서, 상기 입력 신호 지연은 상기 신호 처리 수단에 의해 실시되는 것인 증폭기 입력 신호 조정 장치.
7. 제1항 내지 제6항 중 어느 하나의 항에 있어서, 상기 입력 신호는 RF 신호이고, 상기 증폭기 입력 신호 조정 장치는 상기 신호 처리 수단이 상기 입력 신호에 연산을 행하기 이전에 상기 입력 신호의 주파수를 다운 컨버팅하는 수단을 더 포함하는 것인 증폭기 입력 신호 조정 장치.
8. 제1항 내지 제7항 중 어느 하나의 항에 있어서, 상기 증폭기 입력 신호 조정 장치는 상기 신호 처리 수단이 상기 입력 신호에 연산을 행한 이후에 상기 입력 신호의 주파수를 업 컨버팅하는 수단을 더 포함하는 것인 증폭기 입력 신호 조정 장치.
9. 제1항 내지 제8항 중 어느 하나의 항에 있어서, 상기 신호 처리 수단은 디지털 신호 처리기를 포함하는 것인 증폭기 입력 신호 조정 장치.
10. 제1항 내지 제9항 중 어느 하나의 항에 있어서, 상기 신호 처리 수단은 FPGA와 같은 프로그램가능 논리 소자를 포함하는 것인 증폭기 입력 신호 조정 장치.
11. 제1항 내지 제10항 중 어느 하나의 항의 신호 조정 장치를 포함하는 전기 통신 기지국.
12. 첨부 도면을 참조하여 본 명세서에 실질적으로 기술되어 있는 증폭기 입력 신호 조정 장치.