KR20040002123A - method for manufacturing high voltage device and the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 소자의 특성을 향상시키는데 적당한 고전압 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a high voltage device suitable for improving the characteristics of the device and a method for manufacturing the same.
일반적으로, 고전압 소자는 높은 전압(High Voltage)을 유지하기 위해 저농도 도프트 영역을 형성하는데, 상기 영역을 드리프트 영역(drift region)이라고 한다.In general, a high voltage device forms a low concentration doped region in order to maintain a high voltage, which is called a drift region.
이와 같은 구조를 갖는 소자를 일반적으로 RESURF(Reduced Surface Field) 소자라고 한다.A device having such a structure is generally called a reduced surface field (RESURF) device.
상기 RESURF 소자의 경우 드리프트 영역이 고밀도의 드레인 영역을 충분히 감싸고 있기 때문에 드레인에 고전압이 인가되었을 때 고농도 드레인 영역까지 공핍층이 확대되지 않도록 하는 것과 필드 에지(field edge) 및 게이트 에지에서의 항복(Break down) 전압 및 스냅-백(snap-back) 전압을 증가시키는 것이 주요 이슈(Issue)가 되고 있다.In the case of the RESURF device, since the drift region sufficiently covers the high-density drain region, the depletion layer does not extend to the high concentration drain region when a high voltage is applied to the drain, and breaks at the field edge and the gate edge. Increasing down voltage and snap-back voltage is a major issue.
그리고, 상기 드리프트 영역의 농도와 접합 깊이 및 길이에 따라 소자에 인가될 수 있는 최대 전압 즉, 항복 전압이 결정되므로, 높은 항복 전압을 유지하기 위해서는 이 영역의 농도를 낮추고 길이를 길게 형성해야 하는데, 이로 인하여 상기드리프트 영역의 저항이 감소되어 전류 구동 능력이 저하되는 요인이 되고 있다In addition, since the maximum voltage that can be applied to the device, that is, the breakdown voltage is determined according to the concentration of the drift region, the junction depth and the length, in order to maintain a high breakdown voltage, the concentration of the region must be lowered and the length is formed longer. As a result, the resistance of the drift region is reduced, which causes a decrease in the current driving capability.
이하, 첨부된 도면을 참고하여 종래의 고전압 소자를 설명하면 다음과 같다.Hereinafter, a conventional high voltage device will be described with reference to the accompanying drawings.
도 1은 종래의 고전압 소자를 나타낸 구조 단면도이다.1 is a structural cross-sectional view showing a conventional high voltage device.
도 1에 도시한 바와 같이, p형 반도체 기판(11)의 표면내에 소정깊이를 갖고형성되는 p-웰(p-well)(12)과, 상기 p-웰(12)이 형성된 반도체 기판(11)의 표면내에 상기 p-웰(12)보다 3~4배 농도가 높은 n형 불순물이 주입되어 일정한 간격을 갖고 형성되는 n-드리프트(n-drift) 영역(13)과, 상기 반도체 기판(11)의 일정 영역에 형성되는 필드 산화막(14)과, 상기 n-드리프트 영역(13) 사이의 반도체 기판(11)상에 게이트 산화막(15)을 개재하여 형성되는 폴리 게이트(16)와, 상기 폴리 게이트(16)과 일측단이 소정부분 오버랩(overlap)되면서 층간 절연막(17)을 사이에 두고 형성되는 금속 게이트(18)와, 상기 폴리 게이트(16) 및 금속 게이트(18) 양측의 반도체 기판(11) 표면내에 형성되는 소오스 영역(19) 및 드레인 영역(20)과, 상기 소오스 영역(19)과 드레인 영역(20)에 전기적으로 연결되는 소오스 콘택(21) 및 드레인 콘택(22)과, 상기 폴리 게이트(16)와 금속 게이트(16,18)에 전기적으로 연결되는 게이트 콘택(23)을 포함하여 구성되어 있다.As shown in FIG. 1, a p-well 12 is formed to have a predetermined depth in the surface of the p-type semiconductor substrate 11, and the semiconductor substrate 11 on which the p-well 12 is formed. N-drift region 13 formed at regular intervals by implanting n-type impurities having a concentration 3 to 4 times higher than that of the p-well 12 into the surface of the p-well 12, and the semiconductor substrate 11. Field oxide film 14 formed in a predetermined region of the semiconductor layer), a poly gate 16 formed on the semiconductor substrate 11 between the n-drift region 13 via a gate oxide film 15, and the poly A metal gate 18 formed with an interlayer insulating film 17 interposed therebetween with the gate 16 and one end overlapping a predetermined portion, and the semiconductor substrates on both sides of the poly gate 16 and the metal gate 18. 11) a source region 19 and a drain region 20 formed in the surface, and electrically connected to the source region 19 and the drain region 20. It is configured, including agarose contact 21 and drain contact 22, the gate poly 16 and the gate metal 16 and 18 the gate contact 23 to be electrically connected to.
여기서 상기 금속 게이트(18)는 상기 폴리 게이트(16)의 에지(edge)에서 전계(electric field)가 성장되는 것을 방지하기 위해 층간 절연막(17)상에 형성되고, 상기 폴리 게이트(16)와 금속 게이트(18)는 외부에서 연결된다.Here, the metal gate 18 is formed on the interlayer insulating film 17 to prevent the electric field from growing at the edge of the poly gate 16, and the poly gate 16 and the metal Gate 18 is externally connected.
상기와 같이 구성된 종래의 고전압 소자는 드레인/게이트(drain/gate)에 고전압인가에 따른 전계 리세스(electric field recess)를 위하여 사이드 RESURF 게이트로 금속(metal)으로 이루어진 금속 게이트(18)를 사용하고 있다.The conventional high voltage device configured as described above uses a metal gate 18 made of metal as a side RESURF gate for an electric field recess due to a high voltage applied to a drain / gate. have.
그러나 상기와 같은 종래의 고전압 소자에 있어서 다음과 같은 문제점이 있었다.However, in the conventional high voltage device as described above, there are the following problems.
즉, 금속 게이트의 하부에 형성된 층간 절연막의 두께가 고정되어 있어 주변 필드(fringing field)에 의한 드레인부의 전계 리세스(electric field recess)가 증가한다.That is, since the thickness of the interlayer insulating film formed under the metal gate is fixed, the electric field recess of the drain portion due to the fringing field increases.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 사이드 RESURF 게이트를 폴리 게이트로 형성함으로써 드레인부의 전계 리세스 효과를 줄임과 동시에 배선 면적을 줄이도록 한 고전압 소자 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems and provides a high-voltage device and a method of manufacturing the same by reducing side area recess effect and wiring area by forming a side RESURF gate as a poly gate. The purpose is.
도 1은 종래의 고전압 소자를 나타낸 구조 단면도1 is a structural cross-sectional view showing a conventional high voltage device
도 2는 본 발명에 의한 고전압 소자를 나타낸 레이아웃도2 is a layout diagram showing a high voltage device according to the present invention;
도 3은 도 2의 Ⅳ-Ⅳ선에 따른 고전압 소자의 구조 단면도3 is a cross-sectional view of a high voltage device along line IV-IV of FIG. 2.
도 4a 내지 도 4h는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도4A to 4H are cross-sectional views illustrating a method of manufacturing a high voltage device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : p-웰31 semiconductor substrate 32 p-well
33 : n-드리프트 영역 34 : 필드 산화막33: n-drift region 34: field oxide film
35 : 게이트 산화막 36 : 제 1 폴리 게이트35 gate oxide film 36 first poly gate
37 : 제 1 층간 절연막 38 : 제 2 폴리 게이트37: first interlayer insulating film 38: second poly gate
39 : 절연막 측벽 40 : 소오스 영역39: insulating film side wall 40: source region
41 : 드레인 영역 42 : 제 2 층간 절연막41 drain region 42 second interlayer insulating film
43 : 콘택홀 44 : 금속배선43: contact hole 44: metal wiring
상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 소자는 제 1 도전형 반도체 기판의 표면내에 일정한 간격을 갖고 형성되는 제 2 도전형 드리프트 영역과, 상기 드리프트 영역 사이의 반도체 기판상에 게이트 산화막을 개재하여 형성되는 제 1 폴리 게이트와, 상기 반도체 기판의 소정영역에 형성되는 필드 산화막과, 상기 제 1 폴리 게이트의 양단과 일측단이 오버랩되면서 차례로 적층되어 형성되는 제 1 층간 절연막 및 제 2 폴리 게이트와, 상기 제 2 폴리 게이트 및 제 1 층간 절연막의 양측면에 형성되는 절연막 측벽과, 상기 절연막 측벽 양측의 드리프트 영역이 형성된 반도체 기판 표면내에 형성되는 소오스 영역 및 드레인 영역과, 상기 제 1, 제 2 폴리 게이트를 포함한 반도체 기판의 전면에 형성되는 제 2 층간 절연막과, 상기 제 2 층간 절연막을 관통하여 상기 소오스 영역 및 드레인 영역과 상기 제 1, 제 2 게이트 전극에 전기적으로 연결되는 금속배선을 포함하여 구성됨을 특징으로 한다.The high voltage device according to the present invention for achieving the above object is a gate oxide film on the semiconductor substrate between the second conductivity type drift region formed at regular intervals in the surface of the first conductivity type semiconductor substrate and the drift region. A first interlayer insulating film and a second poly gate formed by being interposed between a first poly gate formed through the first poly gate, a field oxide film formed in a predetermined region of the semiconductor substrate, and both ends and one end of the first poly gate overlapping one another An insulating film sidewall formed on both sides of the second poly gate and the first interlayer insulating film, a source region and a drain region formed in a surface of the semiconductor substrate on which drift regions on both sides of the insulating film sidewall are formed, and the first and second poly films; A second interlayer insulating film formed on the entire surface of the semiconductor substrate including a gate; and the second interlayer insulating film And metal wirings penetrating through the film and electrically connected to the source and drain regions and the first and second gate electrodes.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 소자의 제조방법은 제 1 도전형 반도체 기판의 표면내에 일정한 간격을 갖는 제 2 도전형 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역 사이의 반도체 기판상에 게이트 산화막을 개재하여 제 1 폴리 게이트를 형성하는 단계와, 상기 반도체 기판의 소정영역에 필드 산화막을 형성하는 단계와, 상기 제 1 폴리 게이트와 일측단이 소정부분 오버랩되는 제 1 층간 절연막 및 제 2 폴리 게이트를 차례로 형성하는 단계와, 상기 제 2 폴리 게이트 및 제 1 층간 절연막의 양측면에 절연막 측벽을 형성하는 단계와, 상기 절연막 측벽 양측의 드리프트 영역이 형성된 반도체 기판 표면내에 소오스 영역 및 드레인 영역을 형성하는 단계와, 상기 제 1, 제 2 폴리 게이트와 소오스 영역 및 드레인 영역이 표면이 소정부분 노출되도록 콘택홀을 갖는 제 2 층간 절연막을 전면에 형성하는 단계와, 상기 콘택홀을 통해 상기 소오스 영역 및 드레인 영역과 상기 제 1, 제 2 폴리 게이트에 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, a method of manufacturing a high voltage device according to the present invention for achieving the above object comprises the steps of forming a second conductivity type drift region having a predetermined interval in the surface of the first conductivity type semiconductor substrate, Forming a first poly gate on the semiconductor substrate with a gate oxide film interposed therebetween; forming a field oxide film in a predetermined region of the semiconductor substrate; and a first interlayer having a predetermined portion overlapping with the first poly gate. Forming an insulating film and a second poly gate in order, forming an insulating film sidewall on both sides of the second poly gate and the first interlayer insulating film, a source region in the surface of the semiconductor substrate on which drift regions on both sides of the insulating film sidewall are formed; Forming a drain region, the first and second poly gates and a source region and a drain zero Forming a second interlayer insulating film having a contact hole over the entire surface such that the surface is partially exposed, and a metal wiring electrically connected to the source region and the drain region and the first and second poly gates through the contact hole; Forming comprising the step of forming.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a high voltage device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 고전압 소자를 나타낸 레이아웃도이고, 도 3은 도 2의 Ⅳ-Ⅳ선에 따른 고전압 소자의 구조 단면도이다.2 is a layout diagram illustrating a high voltage device according to the present invention, and FIG. 3 is a structural cross-sectional view of the high voltage device taken along line IV-IV of FIG. 2.
도 2 및 도 3에 도시한 바와 같이, p형 반도체 기판(31)의 표면내에 소정깊이를 갖고 형성되는 p-웰(p-well)(32)과, 상기 p-웰(32)이 형성된 반도체 기판(31)의 표면내에 일정한 간격을 갖고 형성되는 n-드리프트(n-drift) 영역(33)과, 상기반도체 기판(31)의 일정 영역에 형성되는 필드 산화막(34)과, 상기 n-드리프트 영역(33) 사이의 반도체 기판(31)상에 게이트 산화막(35)을 개재하여 형성되는 제 1 폴리 게이트(36)와, 상기 제 1 폴리 게이트(36)의 양단과 일측단이 소정부분 오버랩(overlap)되면서 제 1 층간 절연막(37)을 사이에 두고 상기 제 1 폴리 게이트(36)의 상부 및 그에 인접한 반도체 기판(31) 그리고 상기 필드 산화막(34) 상부의 일정영역에 형성되는 제 2 폴리 게이트(38)와, 상기 제 2 폴리 게이트(38) 및 제 1 층간 절연막(37)의 양측면에 형성되는 절연막 측벽(39)과, 상기 절연막 측벽(39) 양측의 n-드리프트 영역(33)이 형성된 반도체 기판(31) 표면내에 형성되는 소오스 영역(40) 및 드레인 영역(41)과, 상기 제 1, 제 2 폴리 게이트(36,38)를 포함한 반도체 기판(31)의 전면에 형성되는 제 2 층간 절연막(42)과, 상기 제 2 층간 절연막(42)을 관통하여 상기 소오스 영역(40) 및 드레인 영역(41)과 상기 제 1, 제 2 폴리 게이트(36,38)에 전기적으로 연결되는 금속배선(44)을 포함하여 구성되어 있다.2 and 3, a p-well 32 formed with a predetermined depth in the surface of the p-type semiconductor substrate 31, and a semiconductor on which the p-well 32 is formed. N-drift region 33 formed at regular intervals in the surface of the substrate 31, field oxide film 34 formed in a predetermined region of the semiconductor substrate 31, and the n-drift The first poly gate 36 formed on the semiconductor substrate 31 between the regions 33 via the gate oxide film 35, and both ends and one end of the first poly gate 36 overlap a predetermined portion ( A second poly gate overlapping the first poly gate 36 with the first interlayer insulating layer 37 interposed therebetween and formed in a predetermined region above the semiconductor substrate 31 adjacent to the first poly gate 36 and the field oxide layer 34. (38), an insulating film sidewall (39) formed on both sides of the second poly gate (38) and the first interlayer insulating film (37), and the section The source region 40 and the drain region 41 formed in the surface of the semiconductor substrate 31 on which n-drift regions 33 on both sides of the smoke film sidewall 39 are formed, and the first and second poly gates 36 and 38. A second interlayer insulating film 42 formed on the entire surface of the semiconductor substrate 31 including the semiconductor layer 31 and the second interlayer insulating film 42 to pass through the source region 40 and the drain region 41 and the first, And a metal wire 44 electrically connected to the second poly gates 36 and 38.
도 4a 내지 도 4h는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도이다.4A to 4H are cross-sectional views illustrating a method of manufacturing a high voltage device according to the present invention.
도 4a에 도시한 바와 같이, p형 반도체 기판(31)의 전면에 저농도 p형 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 소정깊이를 갖는 p-웰(p-well)(32)을 형성한다.As shown in FIG. 4A, a p-well 32 having a predetermined depth in the surface of the semiconductor substrate 31 by implanting low concentration p-type impurity ions into the entire surface of the p-type semiconductor substrate 31. To form.
이때, 조건은 불순물 이온으로 보론(B)을 사용하여 50KeV의 에너지로 5.3E12 atoms/㎠의 농도로 주입하며, 확산 공정은 1200℃에서 약 380분간 진행한다. 그리고 반도체 기판(31)은 SOI구조의 기판을 사용할 수 있다.At this time, the conditions are implanted at a concentration of 5.3E12 atoms / cm 2 with energy of 50 KeV using boron (B) as impurity ions, and the diffusion process is performed at 1200 ° C. for about 380 minutes. The semiconductor substrate 31 may be a substrate having an SOI structure.
도 4b에 도시한 바와 같이, 상기 반도체 기판(31)의 일정 영역에 상기 p-웰(32)에 주입된 p형 불순물 농도보다 3~4배 높은 n형 불순물 이온을 주입하여 일정한 간격을 갖는 n-드리프트 영역(33)을 형성한다.As shown in FIG. 4B, n-type impurity ions, which are 3 to 4 times higher than the p-type impurity concentration injected into the p-well 32, are implanted into a predetermined region of the semiconductor substrate 31 and have a predetermined interval. -The drift region 33 is formed.
여기서 상기 n-드리프트 영역(33)은 도면에는 도시하지 않았지만, 반도체 기판(31)상에 산화막을 형성한 후, 그 산화막상에 포토레지스트를 도포하고, 노광 및 현상하여 상기 산화막의 일부를 노출시키는 패턴을 형성한 다음, 그 포토레지스트를 이온주입 마스크로 사용하며, 그 산화막을 이온주입버퍼로 사용하는 이온주입공정으로 상기 반도체 기판(31)의 일부에 상호 소정거리 이격되는 n-드리프트 영역(33)을 형성한다.Although not shown in the drawing, the n-drift region 33 is formed by forming an oxide film on the semiconductor substrate 31, and then applying a photoresist on the oxide film, exposing and developing to expose a portion of the oxide film. After forming the pattern, the photoresist is used as an ion implantation mask, and the n-drift region 33 spaced apart from each other by a predetermined distance from the semiconductor substrate 31 by an ion implantation process using the oxide film as an ion implantation buffer. ).
이때 상기 n-드리프트 영역(33)을 형성하기 위한 조건은 인(P)을 150KeV의 에너지로 6.8E12 atoms/㎠의 농도로 주입한 후, 약 1200℃에서 200분 정도로 확산시키어 형성한다.At this time, the conditions for forming the n-drift region 33 is formed by injecting phosphorus (P) at a concentration of 6.8E12 atoms / cm 2 with an energy of 150 KeV and then diffusing at about 1200 ° C. for about 200 minutes.
도 4c에 도시한 바와 같이, 상기 n-드리프트 영역(33)이 형성된 반도체 기판(11)의 일정영역에 소자 격리를 위해 LOCOS 공정에 의해 필드 산화막(34)을 형성한다.As shown in FIG. 4C, a field oxide film 34 is formed by a LOCOS process for device isolation in a predetermined region of the semiconductor substrate 11 on which the n-drift region 33 is formed.
도 4d에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 고전압 소자의 게이트에 걸리는 전압에 맞는 두께를 갖는 게이트 산화막(35)을 형성하고, 상기 게이트 산화막(35)상에 제 1 폴리 실리콘막을 형성한 후, 포토 및 식각공정을 통해 폴리 실리콘층을 선택적으로 제거하여 상기 n-드리프트 영역(33) 사이의 게이트 산화막(35)상에 제 1 폴리 게이트(36)를 형성한다.As shown in FIG. 4D, a gate oxide film 35 having a thickness corresponding to the voltage applied to the gate of the high voltage device is formed on the entire surface of the semiconductor substrate 31, and the first polysilicon is formed on the gate oxide film 35. After the film is formed, the polysilicon layer is selectively removed through a photo and etching process to form a first poly gate 36 on the gate oxide layer 35 between the n-drift regions 33.
도 4e에 도시한 바와 같이, 상기 제 1 폴리 게이트(36)를 포함한 반도체 기판(31)의 전면에 제 1 층간 절연막(37)과 제 2 폴리 실리콘막을 차례로 형성한다.As shown in FIG. 4E, a first interlayer insulating film 37 and a second polysilicon film are sequentially formed on the entire surface of the semiconductor substrate 31 including the first poly gate 36.
이어, 포토 및 식각 공정을 통해 상기 제 2 폴리 실리콘막 및 제 1 층간 절연막(37)을 선택적으로 제거하여 상기 제 1 폴리 게이트(35)의 양단에 일측단이 소정부분 오버랩됨과 동시에 상기 필드 산화막(34) 상부의 일정영역에 제 2 폴리 게이트(38)를 형성한다.Subsequently, the second polysilicon layer and the first interlayer insulating layer 37 are selectively removed through a photo and etching process so that one end portion of both ends of the first poly gate 35 overlaps a predetermined portion and the field oxide layer ( 34) The second poly gate 38 is formed in a predetermined region of the upper portion.
도 4f에 도시한 바와 같이, 상기 제 2 폴리 게이트(38)를 포함한 반도체 기판(31)의 전면에 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 제 2 폴리 게이트(38) 및 제 1 층간 절연막(37)의 양측면에 절연막 측벽(39)을 형성한다.As shown in FIG. 4F, an insulating film is formed on the entire surface of the semiconductor substrate 31 including the second poly gate 38, and then an etch back process is performed on the entire surface of the semiconductor substrate 31. An insulating film sidewall 39 is formed on both sides of the first interlayer insulating film 37.
이어, 상기 절연막 측벽(39) 및 제 2 폴리 게이트(38)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 n-드리프트 영역(33)이 형성된 반도체 기판(31)의 표면내에 소오스 영역(40)과 드레인 영역(41)을 형성한다.Subsequently, a high concentration n-type impurity ion for source / drain is implanted into the entire surface of the semiconductor substrate 31 using the insulating film sidewall 39 and the second poly gate 38 as a mask to form the n-drift region 33. The source region 40 and the drain region 41 are formed in the surface of the formed semiconductor substrate 31.
한편, 상기 절연막 측벽(39)을 형성하기 전에 상기 제 2 폴리 게이트(38)를 마스크로 이용하여 저농도 불순물 이온을 주입하여 반도체 기판(31)의 표면내에 LDD(Lightly Doped Drain) 영역을 형성할 수도 있다.Meanwhile, before forming the insulating layer sidewall 39, lightly doped drain (LDD) regions may be formed on the surface of the semiconductor substrate 31 by implanting low concentration impurity ions using the second poly gate 38 as a mask. have.
도 4g에 도시한 바와 같이, 상기 제 2 폴리 게이트(38)를 포함한 반도체 기판(31)의 전면에 제 2 층간 절연막(42)을 형성한다.As shown in FIG. 4G, a second interlayer insulating film 42 is formed on the entire surface of the semiconductor substrate 31 including the second poly gate 38.
이어, 포토 및 식각 공정을 통해 상기 소오스 영역(40) 및 드레인 영역(41) 그리고 제 1, 제 2 폴리 게이트(36,38)의 표면이 소정부분 노출되도록 상기 제 2 층간 절연막(42)을 선택적으로 제거하여 콘택홀(43)을 형성한다.Subsequently, the second interlayer insulating layer 42 may be selectively selected to expose portions of the source region 40 and the drain region 41 and the surfaces of the first and second poly gates 36 and 38 through photo and etching processes. To form a contact hole 43.
도 4h에 도시한 바와 같이, 상기 콘택홀(43)을 포함한 반도체 기판(31)의 전면에 금속막을 형성하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 콘택홀(43)을 통해 상기 소오스 영역(40) 및 드레인 영역(41) 그리고 제 1, 제 2 폴리 게이트(36,38)와 전기적으로 연결되는 금속배선(44)을 형성한다.As shown in FIG. 4H, a metal film is formed on the entire surface of the semiconductor substrate 31 including the contact hole 43, and selectively removed through the contact hole 43 through the photo and etching process. A metal wiring 44 is formed to be electrically connected to the source region 40 and the drain region 41 and the first and second poly gates 36 and 38.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 소자 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the high voltage device and the method of manufacturing the same according to the present invention have the following effects.
첫째, 사이드 RESURF 게이트를 폴리 게이트를 이용함과 동시에 폴리 게이트 하부의 층간 절연막 두께를 조절함으로써 최적의 주변 전계 형성에 의해 드레인 에지부의 전계 리세스를 줄일 수 있다.First, by using the poly gate as the side RESURF gate and controlling the thickness of the interlayer insulating layer under the poly gate, the electric field recess of the drain edge portion can be reduced by forming an optimum peripheral electric field.
둘째, 제 1 폴리 게이트와 제 2 폴리 게이트를 동시에 콘택함으로써 배선면적을 줄일 수 있다.Second, the wiring area can be reduced by simultaneously contacting the first poly gate and the second poly gate.
셋째, 소오스 영역 및 드레인 영역을 형성하기 위한 이온 주입시 절연막 측벽을 블록킹층(blocking layer)으로 사용함으로써 불순물 이온이 문턱전압이 취약한 에지부 외의 중앙 부분에 자연적으로 게터링(gathering)되게 하여 드레인 정션 사이드부의 전계 저하 및 정션 문턱전압을 증대시킬 수 있다.Third, by using the insulating film sidewall as a blocking layer during ion implantation to form the source region and the drain region, the impurity ions naturally gettered to the center portion other than the edge portion where the threshold voltage is weak so that the drain junction The electric field fall and the junction threshold voltage of a side part can be increased.
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