KR200309914Y1 - Embedded DRAM for improving Speed - Google Patents
Embedded DRAM for improving Speed Download PDFInfo
- Publication number
- KR200309914Y1 KR200309914Y1 KR2019980009996U KR19980009996U KR200309914Y1 KR 200309914 Y1 KR200309914 Y1 KR 200309914Y1 KR 2019980009996 U KR2019980009996 U KR 2019980009996U KR 19980009996 U KR19980009996 U KR 19980009996U KR 200309914 Y1 KR200309914 Y1 KR 200309914Y1
- Authority
- KR
- South Korea
- Prior art keywords
- memory cell
- data
- cell array
- embedded dram
- asic
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4082—Address Buffers; level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
스피드를 개선하기 위한 구조를 갖는 임베디드 디램(Embedded DRAM)에 관한 것으로, 에이직(ASIC)으로부터 제공되는 어드레스에 의해 선택된 메모리 셀 어레이(Memory Cell Array)의 데이터를 에이직(ASIC)으로 전달하기 위한 데이터 라인을 구비하는 임베디드 디램(Embedded DRAM)에 있어서, 메모리 셀 어레이(Memory Cell Array)와 에이직(ASIC) 사이에 데이터를 전달하기 위한 메인 앰프(Main Amp) 및 데이터 입출력 버퍼만을 설치함으로써, 데이터 라인이 메모리 셀 어레이(Memory Cell Array)의 워드 라인을 선택하기 위한 워드 라인 드라이버가 있는 방향과 반대방향으로 연결되도록 하여, 메모리 셀 어레이에서 출력되는 데이터가 워드 라인 드라이버의 폭만큼 데이터 라인이 줄어들게 되며, 그에 따라 지연 시간도 줄어들게 되는 스피드 개선을 위한 임베디드 디램(Embedded DRAM)에 관한 것이다.The present invention relates to an embedded DRAM having a structure for improving speed, and to transferring data of a memory cell array selected by an address provided from ASIC to ASIC. In an embedded DRAM having a data line, by installing only a main amplifier and a data input / output buffer for transferring data between a memory cell array and an ASIC, data is stored. The lines are connected in the opposite direction to the direction of the word line driver for selecting the word line of the memory cell array, so that the data output from the memory cell array is reduced by the width of the word line driver. For embedded DRAM to improve speed, resulting in lower latency. Will.
Description
본 고안은 디램에 관한 것으로, 특히 스피드 개선을 위한 구조로 된 임베디드 디램(Embedded DRAM)에 관한 것이다.The present invention relates to a DRAM, and more particularly, to an embedded DRAM having a structure for speed improvement.
도 1은 종래 기술에 따른 임베디드 디램(Embedded DRAM)의 구성을 나타낸 블록구성도이다.1 is a block diagram showing a configuration of an embedded DRAM according to the prior art.
도 1을 참조하여 설명하면, 종래의 임베디드 디램(Embedded DRAM)은 크게 메모리 부분(20)과 에이직(ASIC)(10)을 한 칩에 구성하게 된다.Referring to FIG. 1, a conventional embedded DRAM largely configures a memory portion 20 and ASIC 10 on one chip.
메모리 부분(20)은 하나의 메모리 셀 어레이(Memory Cell Array)(21)와, X-디코더 및 워드 라인 드라이버(Word Line Driver)(22)와 메인 앰프(Main Amp)(23)와 어드레스 버퍼(미도시)와 입출력 버퍼(미도시)를 포함하는 주변 회로가 있게 된다.The memory portion 20 includes one memory cell array 21, an X-decoder and a word line driver 22, a main amplifier 23 and an address buffer. There is a peripheral circuit including an input and output buffer (not shown).
이와 같은 종래의 임베디드 디램(Embedded DRAM)의 구조에서는 에이직(ASIC)(10)으로부터 제공되는 어드레스가 어드레스 버퍼(미도시)를 거쳐 X-디코더 및 워드 라인 드라이버(22)에 전달되며, 어드레스를 전달받은 X-디코더 및 워드 라인 드라이버(22)는 상기 전달된 어드레스에 해당하는 메모리 셀 어레이(21)의 워드 라인을 선택하게 된다.In the structure of the conventional embedded DRAM, the address provided from ASIC 10 is transmitted to the X-decoder and the word line driver 22 through an address buffer (not shown), and the address is transferred. The received X-decoder and word line driver 22 selects the word line of the memory cell array 21 corresponding to the transferred address.
또한, Y-디코더(미도시)는 비트 라인을 선택하기 위한 YS신호에 의해 데이터를 출력하고, 기 출력된 데이터는 메인 앰프(23) 및 입출력 버퍼(미도시)를 통해 에이직(ASIC)(10)으로 들어가게 된다.In addition, the Y-decoder (not shown) outputs data by the YS signal for selecting a bit line, and the pre-output data is provided through the main amplifier 23 and the input / output buffer (not shown). 10).
이와 같이 종래 기술에 따른 임베디드 디램(Embedded DRAM)의 구조에서 워드 라인 드라이버와 비트 라인 드라이버의 YS신호에 의해 선택된 데이터가 에이직(ASIC)에 전달하기 위해서는 데이터 출력에 관계하지 않는 워드 라인 드라이버만큼의 데이터 라인을 더 사용하게 되므로, 데이터가 출력되는 시간이 지연되는 문제점이 있다.As described above, in order to transfer the data selected by the YS signal of the word line driver and the bit line driver to the ASIC in the structure of the embedded DRAM according to the prior art, as much as the word line driver does not relate to the data output. Since more data lines are used, there is a problem that a time for outputting data is delayed.
본 고안은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 임베디드디램(Embedded DRAM)에서 데이터가 출력하는데 지연되는 시간을 줄일 수 있도록 데이터 라인을 줄일 수 있는 구조의 스피드 개선을 위한 임베디드 디램(Embedded DRAM)을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, and is an embedded DRAM for speed improvement of a structure that can reduce a data line so as to reduce a time delay in outputting data from an embedded DRAM. The purpose is to provide.
상기 목적을 달성하기 위한 본 고안에 따른 스피드 개선을 위한 임베디드 디램(Embedded DRAM)의 특징은, 에이직(ASIC)으로부터 제공되는 어드레스에 의해 선택된 메모리 셀 어레이(Memory Cell Array)의 데이터를 에이직(ASIC)으로 전달하기 위한 데이터 라인을 구비하는 임베디드 디램(Embedded DRAM)에 있어서, 메모리 셀 어레이(Memory Cell Array)와 에이직(ASIC) 사이에 데이터를 전달하기 위한 메인 앰프(Main Amp) 및 데이터 입출력 버퍼만을 설치함으로써, 상기 데이터 라인이 메모리 셀 어레이(Memory Cell Array)의 워드 라인을 선택하기 위한 워드 라인 드라이버가 있는 방향과 반대방향으로 연결되는 것을 특징으로 한다.A feature of the embedded DRAM for speed improvement according to the present invention for achieving the above object is that the data of the memory cell array (Memory Cell Array) selected by the address provided from ASIC (ASIC) In an embedded DRAM having a data line for transferring to an ASIC, a main amplifier and data input / output for transferring data between a memory cell array and an ASIC. By installing only a buffer, the data line is connected in a direction opposite to that in which a word line driver for selecting a word line of a memory cell array is located.
바람직하게는, 상기 메모리 셀 어레이(Memory Cell Array)가 임베디드 디램(Embedded DRAM)의 한 칩에 두 개가 구비되며, 이들 메모리 셀 어레이(Memory Cell Array) 사이에 에이직(ASIC)으로부터 제공되는 어드레스를 전달하기 위한 어드레스 버퍼가 설치되며, 상기 임베디드 디램(Embedded DRAM)은 메모리 셀 어레이(Memory Cell Array)의 워드 라인을 선택하기 위한 워드 라인 드라이버를 기준으로 하여 메모리 셀 어레이(Memory Cell Array)로부터 데이터를 출력하기 위한 주변 회로가 T자 형태로 구성된다.Preferably, two memory cell arrays are provided on one chip of an embedded DRAM, and an address provided from ASIC is provided between the memory cell arrays. An address buffer is provided to transfer the data, and the embedded DRAM is configured to receive data from the memory cell array based on a word line driver for selecting a word line of the memory cell array. The peripheral circuit for output is formed in T shape.
도 1은 종래 기술에 따른 임베디드 디램(Embedded DRAM)의 구성을 나타낸 블록구성도.1 is a block diagram showing a configuration of an embedded DRAM according to the prior art.
도 2는 본 고안에 따른 스피드 개선을 위한 임베디드 디램(Embedded DRAM)의 구성을 나타낸 블록구성도.Figure 2 is a block diagram showing the configuration of an embedded DRAM for speed improvement according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
100 : 에이직(ASIC) 210 : 메모리 셀 어레이100: ASIC 210: memory cell array
220 : 어드레스 버퍼 230 : 메인 앰프220: address buffer 230: main amplifier
240 : 입출력 버퍼240: I / O buffer
이하, 본 고안에 따른 스피드 개선을 위한 임베디드 디램(Embedded DRAM)에대한 바람직한 일 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of an embedded DRAM for speed improvement according to the present invention will be described with reference to the accompanying drawings.
도 2는 본 고안에 따른 스피드 개선을 위한 임베디드 디램(Embedded DRAM)의 구조를 나타낸 블록구성도이다.2 is a block diagram showing the structure of an embedded DRAM for speed improvement according to the present invention.
본 고안에 따른 임베디드 디램(Embedded DRAM)의 구성은 종래와 동일하게 메모리 부분(200)과 에이직(ASIC)(100)으로 크게 나눌 수 있다.The configuration of the embedded DRAM according to the present invention may be largely divided into the memory part 200 and the ASIC 100 as in the related art.
메모리 부분(200)은 메모리 셀 어레이(Memory Cell Array)(210)와, X-디코더 및 워드 라인 드라이버(Word Line Driver)(250)와 어드레스 버퍼(220)와 메인 앰프(Main Amp)(230)와 입출력 버퍼(240)를 포함하는 주변 회로로 구성된다.The memory portion 200 includes a memory cell array 210, an X-decoder and a word line driver 250, an address buffer 220, and a main amplifier 230. And a peripheral circuit including an input / output buffer 240.
여기서, 상기 주변 회로는 본 고안을 위해 T자형으로 구성되며, 상기 주변 회로를 T자형으로 구성하고자 두개의 메모리 셀 어레이(210)를 사용하게 된다.Here, the peripheral circuit is configured in a T-shape for the present invention, and two memory cell arrays 210 are used to configure the peripheral circuit in a T-shape.
특히, 상기 X-디코더 및 워드 라인 드라이버(250)가 종래에는 메모리 셀 어레이(210)와 에이직(100)사이에 위치했던 것과 달리 메모리 셀 어레이(210)의 상측에 위치하도록 하였으며, 메모리 셀 어레이(210)의 바로 하측에 메인 앰프(230)를 각각 위치하도록 하였다.In particular, the X-decoder and the word line driver 250 are positioned above the memory cell array 210, unlike the conventional memory cell array 210 and the AIZ 100. Main amplifiers 230 are positioned directly below 210, respectively.
이와 같은 본 고안에 따른 임베디드 디램(Embedded DRAM)의 구조에서는 종래와 동일하게 에이직(ASIC)(100)으로부터 제공되는 어드레스가 어드레스 버퍼(220)를 거쳐 X-디코더 및 워드 라인 드라이버(250)에 전달되며, 어드레스를 전달받은 X-디코더 및 워드 라인 드라이버(250)는 상기 전달된 어드레스에 해당하는 메모리 셀 어레이(210)의 워드 라인을 선택하게 된다.In the structure of the embedded DRAM according to the present invention, the address provided from the ASIC 100 is transferred to the X-decoder and the word line driver 250 via the address buffer 220 as in the related art. The transferred X-decoder and the word line driver 250 receive the address and select the word line of the memory cell array 210 corresponding to the transferred address.
또한, Y-디코더(미도시)는 비트 라인을 선택하기 위한 YS신호에 의해 데이터를 출력하고, 기 출력된 데이터는 메인 앰프(230) 및 입출력 버퍼(240)를 통해 에이직(ASIC)(100)으로 들어가게 된다.In addition, the Y-decoder (not shown) outputs data by an YS signal for selecting a bit line, and the pre-output data is the ASIC 100 through the main amplifier 230 and the input / output buffer 240. To enter.
여기서, 상기 메모리 셀 어레이(210)로부터 출력되는 데이터는 X-디코더 및 워드 라인 드라이버(250)가 위치하는 방향으로 나오지 않게 되므로, 데이터 라인이 X-디코더 및 워드 라인 드라이버(250)의 블록 폭만큼 줄어들게 된다. 따라서, 종래 보다 빠른 시간에 데이터가 에이직(ASIC)(100)으로 전달된다.In this case, the data output from the memory cell array 210 does not come out in the direction in which the X-decoder and the word line driver 250 are located, so that the data lines are as wide as the block width of the X-decoder and the word line driver 250. Will be reduced. Therefore, data is transferred to ASIC 100 at a faster time than conventionally.
본 고안에 따른 임베디드 디램(Embedded DRAM)의 구조를 사용하게 되면, 메모리 셀 어레이에서 출력되는 데이터가 워드 라인 드라이버의 폭만큼 데이터 라인이 줄어들게 되며, 그에 따라 데이터 출력에 대한 지연 시간도 줄어들게 된다는 효과가 있다.Using the structure of the embedded DRAM according to the present invention, the data output from the memory cell array reduces the data line by the width of the word line driver, thereby reducing the delay time for data output. have.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980009996U KR200309914Y1 (en) | 1998-06-11 | 1998-06-11 | Embedded DRAM for improving Speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980009996U KR200309914Y1 (en) | 1998-06-11 | 1998-06-11 | Embedded DRAM for improving Speed |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000000530U KR20000000530U (en) | 2000-01-15 |
| KR200309914Y1 true KR200309914Y1 (en) | 2004-09-20 |
Family
ID=49404464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019980009996U KR200309914Y1 (en) | 1998-06-11 | 1998-06-11 | Embedded DRAM for improving Speed |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200309914Y1 (en) |
-
1998
- 1998-06-11 KR KR2019980009996U patent/KR200309914Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000000530U (en) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4982711B2 (en) | Memory chip structure for high-speed operation | |
| US20040228203A1 (en) | Data input device in semiconductor memory device | |
| KR100310568B1 (en) | Input port switching protocol for a random access memory | |
| KR100611511B1 (en) | Semiconductor memory device and method of controlling sense amplifier of the semiconductor memory device | |
| KR200309914Y1 (en) | Embedded DRAM for improving Speed | |
| US6909665B2 (en) | Semiconductor memory device having high-speed input/output architecture | |
| KR100314109B1 (en) | Semiconductor memory device | |
| KR100518597B1 (en) | Semiconductor memory device for consuming low power capable of changing input output data width selectively and data input/output method of the same | |
| US6639850B2 (en) | Semiconductor integrated circuit having latching means capable of scanning | |
| KR100200312B1 (en) | Method for connecting bit line sense amp and data bus line | |
| KR19990074724A (en) | Column selection circuit | |
| US6597625B2 (en) | Semiconductor memory device | |
| JP2973895B2 (en) | Semiconductor storage device | |
| KR100370140B1 (en) | Method for Transition X16 to X4 and X8 of Same Memory | |
| KR960008856A (en) | Semiconductor memory with redundant circuit | |
| KR100427712B1 (en) | Semiconductor memory device having twin column decoder on both sides of a column line which are operated simultaneously | |
| KR100313093B1 (en) | Memory circuit of semiconductor | |
| KR20050063198A (en) | Memory apparatus having multi-port architecture for supporting multi processor | |
| KR960018899A (en) | Memory module with read conversion write function | |
| KR100533388B1 (en) | DRAM column decoder | |
| KR100324013B1 (en) | Data transfer method of semiconductor device and device thereof | |
| KR100525109B1 (en) | A Device of Global I/O line repair for a high speed DRAM | |
| KR100316057B1 (en) | Semiconductor memory circuit | |
| KR100340898B1 (en) | Column Selector of Semiconductor Memory | |
| KR940004643A (en) | Dual Port DRAM Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |