JP2973895B2 - Semiconductor storage device - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に複数のメモリブロックに分割したメモリアレイ
から成るダイナミック型の半導体記憶装置に関する。The present invention relates to a semiconductor memory device, and more particularly to a dynamic semiconductor memory device comprising a memory array divided into a plurality of memory blocks.
【0002】[0002]
【従来の技術】半導体記憶装置の記憶容量は、高集積化
に伴い増加してきている。また、半導体記憶装置にメモ
リ制御以外の論理回路を組込むことが可能となり、広く
用いられている。この場合、ダイサイズの増加を抑える
ため、メモリブロックの一辺からデータを入出力する方
式がとられてきた。2. Description of the Related Art The storage capacity of a semiconductor memory device has been increasing with higher integration. Further, logic circuits other than memory control can be incorporated in a semiconductor memory device, and are widely used. In this case, in order to suppress an increase in die size, a method of inputting / outputting data from one side of a memory block has been adopted.
【0003】従来の半導体記憶装置をブロックで示す図
3を参照すると、この従来の半導体記憶装置は、メモリ
アレイ1,2と、メモリアレイ1,2の各々に対応する
Yデコーダ3,4と、メモリアレイ1,2の各々に対応
するXデコーダ5,6と、メモリアレイ1,2に共通に
接続したI/Oバス37と、Yデコーダ出力線9と、入
出力回路39とを備える。Referring to FIG. 3, which shows a conventional semiconductor memory device in blocks, the conventional semiconductor memory device includes memory arrays 1 and 2, Y decoders 3 and 4 corresponding to each of the memory arrays 1 and 2, and It includes X decoders 5 and 6 corresponding to each of the memory arrays 1 and 2, an I / O bus 37 commonly connected to the memory arrays 1 and 2, a Y decoder output line 9, and an input / output circuit 39.
【0004】入出力回路39は、I/Oバス37に接続
しデータの増幅出力を行うデータアンプ391と、デー
タラッチするデータラッチ回路393と、チップ入出力
回路の書込みデータをI/Oバス37に出力するライト
バッファ392とを備える。An input / output circuit 39 is connected to the I / O bus 37 and performs data amplification and output, a data latch circuit 393 for data latching, and write data for the chip input / output circuit to the I / O bus 37. And a write buffer 392 for outputting the same.
【0005】次に、図3を参照して、従来の半導体記憶
装置の動作について説明すると、Yデコーダ3,4はI
/Oバス37に対して一本のYスイッチを活性化し、I
/Oバス37に1個のセンスアンプを接続する。これに
対応してリード動作では、データアンプ391を活性化
してI/Oバス37上のデータを読みだす。また、書込
み動作では、ライトバッファ392によりI/Oバス3
7をドライブすることによりセンスアンプとメモリセル
にデータを書込む。Next, the operation of the conventional semiconductor memory device will be described with reference to FIG.
Activating one Y switch for the / O bus 37,
One sense amplifier is connected to the / O bus 37. In response to this, in the read operation, the data amplifier 391 is activated to read data on the I / O bus 37. In the write operation, the write buffer 392 controls the I / O bus 3
7, data is written to the sense amplifier and the memory cell.
【0006】メモリセルアレイ2の一部を示す図4を参
照してこのメモリアレイ2のI/Oバス37との接続に
ついて説明すると、メモリアレイ2は情報を記憶するメ
モリセル23と、センスアンプ22と、Yデコーダ4の
出力の活性化に応答してセンスアンプ22とI/Oバス
37とを接続するYスイッチ21と、ビット線25と、
メモリセル23を選択するXデコーダ6の出力線すなわ
ちワード線24とを備える。The connection of the memory array 2 to the I / O bus 37 will be described with reference to FIG. 4 showing a part of the memory cell array 2. The memory array 2 includes a memory cell 23 for storing information, and a sense amplifier 22. A Y switch 21 for connecting the sense amplifier 22 and the I / O bus 37 in response to activation of the output of the Y decoder 4, a bit line 25,
An output line of the X decoder 6 for selecting the memory cell 23, that is, a word line 24 is provided.
【0007】代表的なダイナミック型のメモリでは、1
個のメモリアレイにおいてI/Oバスに接続するセンス
アンプの数は512個である。これにより、図3に示す
2つのメモリアレイ1,2から成る形式の半導体記憶装
置の1本のI/Oバスに接続するセンスアンプの数は1
024個にも達する。この結果、配線浮遊容量などが無
視できなくなり、高速動作の阻害要因となる。In a typical dynamic memory, 1
In the memory arrays, the number of sense amplifiers connected to the I / O bus is 512. Thus, the number of sense amplifiers connected to one I / O bus of the semiconductor memory device of the type including the two memory arrays 1 and 2 shown in FIG.
It reaches 024. As a result, the floating stray capacitance and the like cannot be ignored, which is a hindrance to the high-speed operation.
【0008】また、この対策として、I/Oバスを複数
設けることが考えられるが、上述したように、メモリブ
ロックの一辺からI/Oを行う構成のため、ダイサイズ
の増大は避けられない。As a countermeasure against this, it is conceivable to provide a plurality of I / O buses. However, as described above, since the I / O is performed from one side of the memory block, an increase in die size cannot be avoided.
【0009】[0009]
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、メモリの高集積化によるメモリブロックの
容量の増大にともない、1個のメモリアレイの接続対象
のセンスアンプの数が増加し、必然的にI/Oバスの浮
遊容量を増大させるため、高速動作の阻害要因となると
いう欠点があった。In the conventional semiconductor memory device described above, the number of sense amplifiers to be connected to one memory array increases as the capacity of the memory block increases due to the higher integration of the memory. Inevitably, the stray capacitance of the I / O bus is increased, which has a drawback of hindering high-speed operation.
【0010】また、この対策としてI/Oバスを複数設
けることは、ダイサイズの増大要因となるという欠点が
あった。In addition, providing a plurality of I / O buses as a countermeasure has a disadvantage that the die size is increased.
【0011】[0011]
【課題を解決するための手段】本発明の第1の半導体記
憶装置は、半導体チップの一辺に集中的に配置した外部
入出力端子を有し、複数のメモリセルを行および列方向
に配列し前記外部入出力端子から離れて配置した第1の
メモリセルアレイと、前記外部入出力端子の近傍に配置
した第2のメモリセルアレイとを備えるダイナミック型
の半導体記憶装置において、前記第1のメモリセルアレ
イのデータを伝送する第1のI/Oバスと、 前記第1の
I/Oバスに接続し前記第1のメモリセルアレイの近傍
に配置したこの第1のメモリセルアレイのデータの入出
力用の第1のデータ入出力回路と、前記第2のメモリセ
ルアレイのデータを伝送するとともに前記第1のデータ
入出力回路に接続しこの第1の入出力回路を経由した前
記第1のメモリセルアレイのデータとを伝送する第2の
I/Oバスと、 前記第2のI/Oバスに接続し前記第2
のメモリセルアレイの近傍であるとともに前記外部入出
力端子の近傍に配置し前記第2のメモリセルアレイのデ
ータと前記第2のI/Oバスを経由した前記第1のメモ
リセルアレイのデータとの入出力用の第2のデータ入出
力回路とを備えて構成されている。A first semiconductor memory device of the present invention has external input / output terminals intensively arranged on one side of a semiconductor chip, and a plurality of memory cells are arranged in a row and column direction. in dynamic semiconductor memory device comprising a first memory cell array which is disposed away from the external input and output terminals, and a second memory cell array arranged in the vicinity of the external input and output terminals, said first memory cell That
A first I / O bus for transmitting the data of
A first data output circuit for outputting data of the first memory cell array connected to the I / O bus is disposed in the vicinity of said first memory cell array, said second Memorise
Transmitting the data of the first array and the first data
Before connecting to the input / output circuit and passing through this first input / output circuit
And a second memory cell for transmitting data of the first memory cell array.
An I / O bus connected to the second I / O bus;
De together with a vicinity of the memory cell array is disposed in the vicinity of the external input and output terminals of said second memory cell array
Data and the first memo via the second I / O bus.
And a second data input and output circuits for input and output of the Riseruarei data is constructed.
【0012】本発明の第2の半導体記憶装置は、半導体
チップの一辺に集中的に配置した外部入出力端子を有
し、複数のメモリセルを行および列方向に配列し前記外
部入出力端子から離れて配置した第1のメモリセルアレ
イと、前記外部入出力端子の近傍に配置した第2のメモ
リセルアレイとを備えるダイナミック型の半導体記憶装
置において、前記第1のメモリセルアレイの近傍に配置
しこの第1のメモリセルアレイのデータ入出力用の第1
のデータ入出力回路と、前記第1のデータ入出力回路に
接続し前記第1のメモリアレイのデータを伝送する第1
のI/Oバスと、前記第1のデータ入出力回路のデータ
をラッチするデータラッチ回路と、前記第2のメモリセ
ルアレイおよび前記外部入出力端子の近傍に配置した第
2のデータ入出力回路と、前記データラッチ回路と前記
第2のデータ入出力回路にそれぞれ接続し前記第2のメ
モリセルアレイのデータと前記データラッチ回路に保持
した前記第1のメモリセルアレイのデータとを伝送する
第2のI/Oバスとを備え、前記第1のメモリセルアレ
イが第1,第2のメモリブロックを、前記第2のメモリ
セルアレイが第3,第4のメモリブロックをそれぞれ備
え、メモリアクセス時には、第1のアクセスサイクルの
とき前記第1,第3のメモリブロックの組または前記第
2,第4のメモリブロックの組の各々を同時にアクセス
して前記第1または第3のメモリブロックの読出しデー
タを前記データッチ回路に保持し、第2のアクセスサイ
クルのとき前記データラッチ回路の保持データを前記第
2のI/Oバスと前記第2の入出力回路とを経由して出
力することを特徴とするものである。A second semiconductor memory device according to the present invention has external input / output terminals intensively arranged on one side of a semiconductor chip, and a plurality of memory cells are arranged in a row and column direction. In a dynamic semiconductor memory device including a first memory cell array arranged at a distance and a second memory cell array arranged near the external input / output terminal, the dynamic semiconductor memory device is arranged near the first memory cell array. A first memory cell array for data input / output;
And a first data input / output circuit connected to the first data input / output circuit for transmitting data of the first memory array.
An I / O bus, a data latch circuit for latching data of the first data input / output circuit, and a second data input / output circuit arranged near the second memory cell array and the external input / output terminal. A second I / O circuit connected to the data latch circuit and the second data input / output circuit for transmitting data of the second memory cell array and data of the first memory cell array held in the data latch circuit, respectively. / O bus, wherein the first memory cell array has first and second memory blocks, and the second memory cell array has third and fourth memory blocks, respectively. At the time of an access cycle, each of the first and third sets of memory blocks or the second and fourth sets of memory blocks is simultaneously accessed to access the first and third memory blocks. Read data of a third memory block is held in the data latch circuit, and at the time of a second access cycle, data held in the data latch circuit is passed through the second I / O bus and the second input / output circuit. And output.
【0013】[0013]
【発明の実施の形態】次に、本発明の実施の形態を図3
と共通の構成要素には共通の参照文字/数字を付して同
様にブロックで示す図1を参照すると、この図に示す本
実施の形態の半導体記憶装置は、従来と共通のメモリア
レイ1,2と、Yデコーダ3,4と、Xデコーダ5,6
と、Yデコーダ出力線9とに加えて、メモリアレイ1,
2の各々に専用のI/Oバス7,8と、I/Oバス7に
対応し出力端にI/Oバス8の入力端を接続した入出力
回路10と、I/Oバス8に対応し出力端が配線を介し
てチップの入出力端子に接続する入出力回路11とを備
える。FIG. 3 shows an embodiment of the present invention.
Referring to FIG. 1, which is similarly denoted by a block with common reference characters / numerals attached to common components, the semiconductor memory device of the present embodiment shown in FIG. 2, Y decoders 3, 4 and X decoders 5, 6
, Y decoder output line 9, and memory arrays 1 and 2.
2 respectively, dedicated I / O buses 7 and 8, an input / output circuit 10 corresponding to the I / O bus 7 and an output terminal connected to the input end of the I / O bus 8, and an I / O bus 8 And an input / output circuit 11 having an output terminal connected to an input / output terminal of the chip via a wiring.
【0014】ここで説明の便宜上、メモリアレイ2は上
述したようにチップの一辺に配設された外部入出力端子
の近傍すなわち近端に配置され、一方メモリアレイ1は
上記外部入出力端子から離れた場所すなわち遠端に配置
されるものとする。For convenience of explanation, the memory array 2 is arranged near or near the external input / output terminals arranged on one side of the chip as described above, while the memory array 1 is separated from the external input / output terminals. At the far end.
【0015】次に、図1を参照して本実施の形態の動作
について説明すると、まず遠端の第0メモリアレイ1
は、Yデコーダ3によりYデコード信号をYデコーダ出
力線9に出力してI/Oバス7に接続しているセンスア
ンプのうちの1個を選択する。この出力データはI/O
バス7を経由して、入出力回路10に伝達されるととも
に書込時にはこの入出力回路10から書込制御する。し
たがって、従来のI/Oバス37に比較してI/Oバス
7の容量負荷はI/2となる。Next, the operation of the present embodiment will be described with reference to FIG.
Outputs the Y decode signal to the Y decoder output line 9 by the Y decoder 3 and selects one of the sense amplifiers connected to the I / O bus 7. This output data is I / O
The data is transmitted to the input / output circuit 10 via the bus 7 and is controlled by the input / output circuit 10 at the time of writing. Therefore, the capacity load of the I / O bus 7 is I / 2 compared to the conventional I / O bus 37.
【0016】I/Oバス7のデータは入出力回路10に
てI/Oバス8に接続しI/Oバス8を経由して入出力
回路11に入出力し、この入出力回路11により外部入
出力端子とデータの入出力を行う。このとき入出力回路
10によりI/0バス7,8は相互に分離されており、
容量負荷はそれぞれ従来のI/Oバス37の1/2であ
るので高速動作が可能となる。また、メモリアレイ1へ
のアクセスに対しても、新たにデータバスを設けること
なくメモリアレイ2のI/Oバス8を経由することによ
り行うので、大幅なダイサイズの増加要因とはならな
い。The data on the I / O bus 7 is connected to the I / O bus 8 by the input / output circuit 10 and is input / output to / from the input / output circuit 11 via the I / O bus 8. Performs input / output of data with input / output terminals. At this time, the I / O buses 7 and 8 are separated from each other by the input / output circuit 10,
Since the capacity load is half of that of the conventional I / O bus 37, high-speed operation is possible. In addition, since access to the memory array 1 is performed via the I / O bus 8 of the memory array 2 without newly providing a data bus, it does not cause a significant increase in die size.
【0017】一方、メモリアレイ2に対するアクセスで
は、I/Oバス8に対して入出力回路11を動作させて
行う。このとき、入出力I/Oバス8に接続した入出力
回路10はハイインピーダンス状態でありこのI/Oバ
ス8に対して何等の影響ももたらさない。On the other hand, access to the memory array 2 is performed by operating the input / output circuit 11 for the I / O bus 8. At this time, the input / output circuit 10 connected to the input / output I / O bus 8 is in a high impedance state, and does not have any influence on the I / O bus 8.
【0018】次に、本発明の第2の実施の形態を図1と
共通の構成要素には共通の参照文字/数字を付して同様
にブロックで示す図2を参照すると、この実施の形態の
前述の第1の実施の形態との相違点は、メモリアレイ
1,2の代りに各々2つのメモリブロック101,10
2および201,202とから成るメモリアレイ1A,
2Aと、Yデコーダ3,4の代りにこれらメモリブロッ
ク101,102,201,202にそれぞれ対応する
Yデコーダ301,302,401,402と、入力回
路10とI/Oバス8との間にデータラッチ12をさら
に備えることである。Next, a second embodiment of the present invention will be described with reference to FIG. 2, which is a block diagram in which constituent elements common to FIG. The difference from the first embodiment is that two memory blocks 101 and 10 are used instead of the memory arrays 1 and 2 respectively.
2A and memory arrays 1A,
2A, Y decoders 301, 302, 401, and 402 corresponding to these memory blocks 101, 102, 201, and 202 in place of the Y decoders 3 and 4, respectively, and data between the input circuit 10 and the I / O bus 8. That is, a latch 12 is further provided.
【0019】次に、図2を参照して本実施の形態の動作
について説明すると、メモリは、連続データの転送速度
の高速化を要求されるようになってきている。そこで、
メモリのアクセス時には、メモリアレイ1A,2Aの各
々のメモリブロック101,201は同時に動作させ、
同様にメモリブロック102,202は同時に動作させ
る。まずメモリブロック201のデータを入出力回路1
1を経由して動作させると同時にメモリブロック101
を入出力回路10を経由して動作させる。リード動作時
においては、入出力回路10によりデータを読出しその
結果をラッチ回路12に保持する。引続いて、次のサイ
クルでは、入出力回路11によりラッチ回路12のデー
タを読出す。そして引続くサイクルでは、メモリアレイ
2Aのブロック202からデータを読出し、同様にメモ
リブロック102のブロックデータを読出してラッチ1
2にラッチする。以上の動作を反復することにより高速
なデータ転送を大幅なダイサイズの増大なしに実現でき
る。Next, the operation of this embodiment will be described with reference to FIG. 2. The memory is required to increase the transfer speed of continuous data. Therefore,
At the time of accessing the memory, the memory blocks 101 and 201 of the memory arrays 1A and 2A are operated simultaneously,
Similarly, the memory blocks 102 and 202 are operated simultaneously. First, the data in the memory block 201 is transferred to the input / output circuit 1
1 and the memory block 101
Are operated via the input / output circuit 10. During a read operation, data is read by the input / output circuit 10 and the result is held in the latch circuit 12. Subsequently, in the next cycle, the data of the latch circuit 12 is read by the input / output circuit 11. In the subsequent cycle, data is read from block 202 of memory array 2A, and block data of memory block 102 is similarly read out to latch 1
Latch to 2. By repeating the above operations, high-speed data transfer can be realized without a significant increase in die size.
【0020】[0020]
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、第1のメモリセルアレイ用の第1のデータ入
出力回路と、第1のI/Oバスと、第2のメモリセルア
レイ用の外部入出力端子の近傍に配置した第2のデータ
入出力回路と、上記第1,第2のデータ入出力回路にそ
れぞれ接続した第2のI/Oバスとを備えることによ
り、遠端のメモリアレイに対するアクセスを、近端のメ
モリアレイの入出力回路から上記近端のメモリアレイの
I/O線を経由して上記遠端のメモリアレイの入出力回
路に接続したI/Oバスを介して行うことにより、I/
Oバスの負荷容量を大幅に低減し高速動作を可能とする
とともに、ダイサイズの増加を抑制できるという効果が
ある。As described above, the semiconductor memory device of the present invention comprises a first data input / output circuit for a first memory cell array, a first I / O bus, and a second memory cell array. And a second I / O bus connected to the first and second data input / output circuits, respectively. Access to the memory array is performed via an I / O bus connected from the input / output circuit of the near-end memory array via the I / O line of the near-end memory array to the input / output circuit of the far-end memory array. By doing, I /
There is an effect that the load capacity of the O bus is significantly reduced, high-speed operation is enabled, and an increase in die size can be suppressed.
【図1】本発明の半導体記憶装置の第1の実施の形態を
示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a semiconductor memory device of the present invention.
【図2】本発明の半導体記憶装置の第1の実施の形態を
示すブロック図である。FIG. 2 is a block diagram showing a first embodiment of the semiconductor memory device of the present invention.
【図3】従来の半導体記憶装置の一例を示すブロック図
である。FIG. 3 is a block diagram illustrating an example of a conventional semiconductor memory device.
【図4】図3のメモリアレイの詳細を示すブロック図で
ある。FIG. 4 is a block diagram showing details of a memory array of FIG. 3;
1,2,1A,2A メモリアレイ 3,4,301,302,401,402 Yデコー
ダ 5,6 Xデコーダ 7,8,37 I/Oバス 9 Yデコーダ出力線 10,11,39 入出力回路 12 データラッチ 21 Yスイッチ 22 センスアンプ 23 メモリセル 24 ワード線 25 ビット線 391 データアンプ 392 ライトバッファ1, 2, 1A, 2A Memory array 3, 4, 301, 302, 401, 402 Y decoder 5, 6 X decoder 7, 8, 37 I / O bus 9 Y decoder output line 10, 11, 39 Input / output circuit 12 Data latch 21 Y switch 22 Sense amplifier 23 Memory cell 24 Word line 25 Bit line 391 Data amplifier 392 Write buffer
Claims (1)
外部入出力端子を有し、複数のメモリセルを行および列
方向に配列し前記外部入出力端子から離れて配置した第
1のメモリセルアレイと、前記外部入出力端子の近傍に
配置した第2のメモリセルアレイとを備えるダイナミッ
ク型の半導体記憶装置において、 前記第1のメモリセルアレイの近傍に配置しこの第1の
メモリセルアレイのデータ入出力用の第1のデータ入出
力回路と、 前記第1のデータ入出力回路に接続し前記第1のメモリ
アレイのデータを伝送する第1のI/Oバスと、 前記第1のデータ入出力回路のデータをラッチするデー
タラッチ回路と、 前記第2のメモリセルアレイおよび前記外部入出力端子
の近傍に配置した第2のデータ入出力回路と、 前記データラッチ回路と前記第2のデータ入出力回路に
それぞれ接続し前記第2のメモリセルアレイのデータと
前記データラッチ回路に保持した前記第1のメモリセル
アレイのデータとを伝送する第2のI/Oバスとを備
え、 前記第1のメモリセルアレイが第1,第2のメモリブロ
ックを、前記第2のメモリセルアレイが第3,第4のメ
モリブロックをそれぞれ備え、 メモリアクセス時には、第1のアクセスサイクルのとき
前記第1,第3のメモリブロックの組または前記第2,
第4のメモリブロックの組の各々を同時にアクセスして
前記第1または第3のメモリブロックの読出しデータを
前記データッチ回路に保持し、第2のアクセスサイクル
のとき前記データラッチ回路の保持データを前記第2の
I/Oバスと前記第2の入出力回路とを経由して出力す
ることを特徴とする半導体記憶装置。1. A first memory cell array having external input / output terminals intensively arranged on one side of a semiconductor chip, a plurality of memory cells arranged in rows and columns, and arranged away from the external input / output terminals And a second memory cell array disposed in the vicinity of the external input / output terminal, wherein the dynamic memory device is disposed in the vicinity of the first memory cell array for data input / output of the first memory cell array. A first data input / output circuit, a first I / O bus connected to the first data input / output circuit and transmitting data of the first memory array, and a first data input / output circuit A data latch circuit for latching data, a second data input / output circuit arranged near the second memory cell array and the external input / output terminal, A second I / O bus connected to the second data input / output circuit for transmitting data of the second memory cell array and data of the first memory cell array held in the data latch circuit; The first memory cell array includes first and second memory blocks, and the second memory cell array includes third and fourth memory blocks. At the time of memory access, the first memory cell array includes the first and second memory blocks. 1, a third set of memory blocks or the second set
Each of the sets of the fourth memory blocks is simultaneously accessed to hold the read data of the first or third memory block in the data latch circuit, and to hold the data held in the data latch circuit in the second access cycle. A semiconductor memory device which outputs via a second I / O bus and the second input / output circuit.
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