KR200307295Y1

KR200307295Y1 - Multi side braze for semiconductor chip test

Info

Publication number: KR200307295Y1
Application number: KR20-2002-0032997U
Authority: KR
Inventors: 박계찬
Original assignee: 동부전자 주식회사
Priority date: 2002-11-05
Filing date: 2002-11-05
Publication date: 2003-04-18

Abstract

본 고안은 하나의 사이드 브레이즈로 두 개의 반도체 칩의 성능 실험을 수행할 수 있도록 한다는 것으로, 이를 위하여 본 고안은, 반도체 칩 장착을 위해 규격화된 하나의 패들을 구비하여 단지 하나의 반도체 칩에 대한 성능 실험을 수행하는 종래의 사이드 브레이즈와는 달리, 사이드 브레이즈 상에 각각의 반도체 칩 장착을 위한 두 개의 패들을 구비하여 하나의 사이드 브레이즈를 이용하여 두 개의 반도체 칩에 대한 성능 실험을 수행할 수 있기 때문에 반도체 칩의 성능 실험에 소요되는 비용을 절감할 수 있을 뿐만 아니라 성능 실험의 작업성을 개선할 수 있으며, 두 패들의 사이즈를 각각 다르게 형성함으로써 다양한 형태의 반도체 칩에 능동적으로 대처할 수 있는 것이다.The present invention allows the performance experiments of two semiconductor chips to be carried out with one side braze. For this purpose, the present invention has one paddle standardized for mounting a semiconductor chip, and thus the performance of only one semiconductor chip. Unlike the conventional side braze that performs the experiment, since two paddles for mounting each semiconductor chip on the side braze can be used to perform performance experiments on two semiconductor chips using one side braze. In addition to reducing the cost of the performance test of the semiconductor chip, it is possible to improve the workability of the performance test and to actively cope with various types of semiconductor chips by forming two paddle sizes differently.

Description

MULTI SIDE BRAZE FOR SEMICONDUCTOR CHIP TEST}

본 고안은 세라믹 패키지에 관한 것으로, 더욱 상세하게는 베어 웨이퍼를 하나의 개별화된 칩으로 분리하여 패키징한 반도체 칩의 성능 실험을 하는데 적합한 반도체 칩 테스트용 멀티 사이드 브레이즈에 관한 것이다.The present invention relates to a ceramic package, and more particularly, to a multi-side braze for testing a semiconductor chip suitable for performing a performance test of a semiconductor chip packaged by separating a bare wafer into one individualized chip.

잘 알려진 바와 같이, 수많은 공정들을 통해 웨이퍼 상에 제작되는 반도체 칩들은 그 제조 완료 후에 양품 여부를 판별하기 위해 여러 가지 테스트, 예를 들면 AC, DC, 번인 테스트 등을 받게 되는데, 이러한 테스트 방법으로는 웨이퍼 레벨 테스트와 패키지 레벨 테스트가 있으며, 웨이퍼 레벨 테스트는 베어 웨이퍼(Bare Wafer) 상태에서 테스트를 실행하는 방법이고, 패키징 레벨 테스트는 하나의 칩으로 분리된 베어 웨이퍼를 패키징한 후 테스트를 실행하는 방법이다. 여기에서, 패키지 타입은 다양한 형태로 발전되고 있으나 제조의 용이성 등의 이유로 인해 세라믹 패키지가 널리 이용되고 있다.As is well known, semiconductor chips fabricated on a wafer through a number of processes undergo various tests, such as AC, DC, burn-in tests, etc. to determine good quality after completion of their manufacture. There are a wafer level test and a package level test. A wafer level test is a method of executing a test in a bare wafer state, and a packaging level test is a method of packaging a bare wafer separated into one chip and then executing the test. to be. Here, the package type is being developed in various forms, but the ceramic package is widely used for reasons such as ease of manufacture.

즉, 세라믹 패키지는 다른 종류의 패키지(예를 들면, 플라스틱 패키지, 비지에이(BGA) 패키지 등)와 비교할 때 패키지 공정이 매우 단순하기 때문에 그 제조가 상대적으로 매우 용이하며, 그 과정은 다음과 같다.That is, the ceramic package is relatively easy to manufacture because the packaging process is very simple compared to other types of packages (for example, plastic package, BGA package, etc.), and the process is as follows. .

첫째, 팹에서 만들어진 웨이퍼를 웨이퍼 링을 이용하여 웨이퍼의 비활성면에 마운트 테이프로 부착시키는 웨이퍼 마운트 공정을 수행한다.First, a wafer mounting process is performed in which a wafer made in a fab is attached to the inactive surface of the wafer by using a wafer ring.

둘째, 웨이퍼의 활성면에 있는 칩을 하나의 개별화된 낱개로 절단하는 다이소잉 공정을 수행한다.Secondly, a diesing process is performed in which the chips on the active side of the wafer are cut into individual pieces.

셋째, 개별화된 낱개의 칩을 사이드 브레이즈(Side Braze)의 패들(Paddle)에 부착시키는 다이 어태치 공정을 수행한다.Third, a die attach process of attaching the individualized chips to the paddles of the side braze is performed.

넷째, 와이어를 이용하여 칩의 본드 패드와 세라믹 패키지의 내부 단자를 전기적으로 연결시키는 와이어 본딩 공정을 수행한다.Fourth, a wire bonding process of electrically connecting the bond pads of the chip and the internal terminals of the ceramic package using a wire is performed.

다섯째, 칩과 와이어를 외부 환경으로부터 보호할 수 있도록 리드(Lid)를 이용하여 사이드 브레이즈의 윈도우를 덮어씌우는 실링(Sealing) 공정을 수행한다.Fifth, a sealing process is performed to cover the window of the side braze by using a lid to protect the chip and the wire from the external environment.

여섯째, 최종적으로 사이드 브레이즈의 외부 단자와 지지대를 절단하는 트림(Trim) 공정을 수행한다.Sixth, a trim process of finally cutting the outer terminal and the support of the side braze is performed.

따라서, 상술한 바와 같은 일련의 공정을 통해 사이드 브레이즈에 패키징된 반도체 칩을 장착(탑재)한 후에 필요로 하는 반도체 칩의 전기적 특성 검사(성능 실험)를 실시한다.Therefore, after mounting (mounting) the semiconductor chip packaged on the side braze through a series of steps as described above, the electrical characteristic inspection (performance test) of the semiconductor chip required is performed.

이때, 세라믹 패키지에서 사용되는 사이드 브레이즈는 플라스틱 패키지 및 비지에이 패키지에서 범용적으로 사용되는 리드 프레임 및 서브스트레이트(Substrate)와 동일한 역할을 하는 원재료로서 이는 칩을 장착한 후 외부 단자에 신호를 인가하여 반도체 칩의 전기적 특성을 검사하는데 사용되는 것이다.At this time, the side braze used in the ceramic package is a raw material that plays the same role as the lead frame and the substrate commonly used in the plastic package and the busy package. It is used to examine the electrical characteristics of semiconductor chips.

도 5는 종래의 반도체 칩 테스트용 사이드 브레이즈의 횡단면도로서, 종래 사이드 브레이즈(502)는 반도체 칩의 장착을 위한 하나의 패들(504)이 구비되어 있고, 패들(504)을 둘러싸는 형태로 형성된 윈도우(508)와의 사이에 내부 단자(506)들이 형성되어 있으며, 사이드 브레이즈(502)의 외측 부분에는 다수의 외부 단자(512)들이 형성되어 있다. 여기에서, 내부 단자(506)들은 와이어를 통해 패들(504)에 장착될 반도체 칩의 본드 패드와 전기적으로 연결되며, 윈도우(508)에는 후속하는 공정을 통해 리드(Lid)가 장착된다.FIG. 5 is a cross-sectional view of a side braze for testing a conventional semiconductor chip. The side braze 502 is provided with one paddle 504 for mounting a semiconductor chip, and a window formed to surround the paddle 504. Internal terminals 506 are formed between 508 and a plurality of external terminals 512 are formed at an outer portion of the side braze 502. Here, the internal terminals 506 are electrically connected to the bond pads of the semiconductor chip to be mounted to the paddle 504 via wires, and the window 508 is mounted with a lid through a subsequent process.

또한, 도 6은 도 5에 도시된 종래 사이드 브레이즈의 좌, 우 측면도를 나타내고, 도 7은 도 5에 도시된 종래 사이드 브레이즈의 정면도를 나타내는 것으로, 좌, 우측의 외부 단자가 사이드 브레이즈의 측면에 부착되는 것을 보여준다. 도 7에 있어서, 참조번호 514는 트림(Trim)이 되어지는 부위인 지지대를 의미한다.6 shows left and right side views of the conventional side braze shown in FIG. 5, and FIG. 7 shows a front view of the conventional side braze shown in FIG. 5, wherein the external terminals on the left and right sides are located on the side of the side braze. Shows attachment In FIG. 7, reference numeral 514 denotes a support which is a part to be trimmed.

도 8은 도 5에 도시된 종래의 사이드 브레이즈의 제2층의 횡단면도인 것으로, 각 핀 넘버별 외부 단자가 내부 회로 패턴(520)에 의하여 내부 단자와 연결되는 구조를 보여준다. 도 8에 있어서, 참조번호 518은 내부 단자의 핀 넘버 1번을 나타낸다.FIG. 8 is a cross-sectional view of the second layer of the conventional side braze shown in FIG. 5, and shows a structure in which external terminals for each pin number are connected to the internal terminals by an internal circuit pattern 520. In Fig. 8, reference numeral 518 denotes pin number 1 of the internal terminal.

즉, 종래의 사이드 브레이즈에서는 외부 단자, 예를 들면 외부 단자의 핀 넘버 1번(Pin No #1)에 전기적 신호를 인가하면 내부 회로 패턴(520)을 따라 사이드 브레이즈의 내부 단자의 핀 넘버 1번(Pin No #1)에 신호가 전달되며, 이때 와이어 본딩 공정을 통해 연결된 와이어를 따라 칩 내부의 본드 패드와 연결됨으로써 칩의 전기적 성능을 검사한다. 여기에서, 사이드 브레이즈의 내부 단자와 외부 단자 및 내부 회로 패턴은 모두 금(Au) 도금된 것으로 전기 전도성이 우수하다.That is, in the conventional side braze, when an electrical signal is applied to an external terminal, for example, pin number # 1 of the external terminal, the pin number 1 of the internal terminal of the side braze is along the internal circuit pattern 520. The signal is transmitted to (Pin No # 1), and the electrical performance of the chip is checked by being connected to the bond pad inside the chip along the wire connected through a wire bonding process. Here, the inner terminal, the outer terminal, and the inner circuit pattern of the side braze are all gold-plated and have excellent electrical conductivity.

도 9는 와이어 본딩된 종래 사이드 브레이즈의 횡단면도인 것으로, 사이드브레이즈의 패들(504)에 반도체 칩(522)이 장착되고, 와이어(526)를 통해 대응하는 각 내부 단자(506)와 본드 패드(524)가 전기적으로 연결되는 구조를 보여준다.FIG. 9 is a cross-sectional view of a wire-bonded conventional side braze in which a semiconductor chip 522 is mounted on a paddle 504 of the side braze, and corresponding inner terminals 506 and bond pads 524 through wires 526. ) Shows the structure in which they are electrically connected.

한편, 세라믹 패키지 공정은 제조의 용이성 때문에 패키지 레벨에서 반도체 칩의 전기적 성능 검사에 널리 사용되고는 있으나, 그 원재료인 사이드 브레이즈는 리드 프레임 및 서브 스트레이트에 비해 매우 고가이며, 제작하는데 많은 시간이 소요된다는 문제가 있으며, 한번 사용(즉, 반도체 칩이 장착되어 전기적 특성 검사를 실시)된 사이드 브레이즈는 재활용이 불가능하다는 문제가 있다.On the other hand, the ceramic package process is widely used to inspect the electrical performance of the semiconductor chip at the package level because of its ease of manufacture, but the side braze, which is a raw material, is very expensive compared to the lead frame and the sub-straight, and takes a lot of time to manufacture. There is a problem that the side braze once used (that is, the semiconductor chip is mounted and subjected to electrical property inspection) cannot be recycled.

또한, 리드 프레임 및 서브 스트레이트는 개별 칩 사이즈에 따라 칩이 장착되는 패들을 설계하여 제작이 이루어지기 때문에 대량 생산을 할 수 있는데 반해, 사이드 브레이즈는 패들이 규격화되어 있으며 반도체 칩의 전기적 특성을 검사하는데 소량이 사용되어진다는 점이 다르다.In addition, the lead frame and sub-straight can be mass-produced by designing paddles in which chips are mounted according to individual chip sizes, whereas side brazes are standardized for paddles and are used to examine the electrical characteristics of semiconductor chips. The difference is that small quantities are used.

한편, 반도체 칩의 사이즈는 소자의 고집적화와 고용량화에 따라 다양해지는 추세이며, 칩의 디자인 룰의 변경에 따라 또는 버전에 따라 칩 사이즈의 변화 속도도 빨라지고 있는데, 사이드 브레이즈의 규격화된 패들이 다양한 칩 사이즈를 수용하는데 제약을 받을 수밖에 없기 때문에 탑재 가능한 칩 사이즈에 한계를 가질 수밖에 없다는 단점을 갖는다.On the other hand, the size of the semiconductor chip is diversified according to the high integration and capacity of the device, and the speed of change of the chip size is also increasing according to the change of the chip design rules or the version, and the standardized paddle of the side braze has various chip sizes. There is a disadvantage in that there is no choice but to limit the chip size that can be mounted because it can not be limited to accommodate.

본 고안은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 하나의 사이드 브레이즈로 두 개의 반도체 칩의 성능 실험을 수행할 수 있는 반도체 칩 테스트용 멀티 사이드 브레이즈를 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art, it is an object of the present invention to provide a multi-side braze for semiconductor chip test that can perform the performance experiment of two semiconductor chips with one side braze.

본 고안의 다른 목적은 사이드 브레이즈를 이용한 성능 실험시에 다양한 칩 사이즈에 능동적으로 대처할 수 있는 반도체 칩 테스트용 멀티 사이드 브레이즈를 제공하는데 있다.Another object of the present invention is to provide a multi-side braze for semiconductor chip testing that can actively cope with various chip sizes in performance experiments using side brazes.

상기 목적을 달성하기 위하여 본 고안은, 성능 실험을 위한 반도체 칩을 장착하는 패들을 갖는 사이드 브레이즈에 있어서, 다수의 외부 단자; 다수의 내부 단자; 하나의 반도체 칩을 장착하기 위한 제 1 패들; 상기 제 1 패들을 이용한 반도체 칩의 성능 실험을 위해, 대응하는 외부 단자와 내부 단자간을 전기적으로 각각 연결하는 제 2 층의 내부 회로 패턴; 다른 하나의 반도체 칩을 장착하기 위한 제 2 패들; 및 상기 제 2 패들을 이용한 반도체 칩의 성능 실험을 위해, 대응하는 외부 단자와 내부 단자간을 전기적으로 각각 연결하는 제 3 층의 내부 회로 패턴으로 이루어진 반도체 칩 테스트용 멀티 사이드 브레이즈를 제공한다.In order to achieve the above object, the present invention, a side braze having a paddle for mounting a semiconductor chip for performance experiments, a plurality of external terminals; A plurality of internal terminals; A first paddle for mounting one semiconductor chip; An internal circuit pattern of a second layer electrically connecting the corresponding external terminals and the internal terminals, respectively, for the performance experiment of the semiconductor chip using the first paddle; A second paddle for mounting another semiconductor chip; And for a performance test of the semiconductor chip using the second paddle, it provides a multi-side braze for the semiconductor chip test consisting of an internal circuit pattern of the third layer electrically connecting the corresponding external terminal and the internal terminal, respectively.

도 1은 본 고안의 제 1 실시 예에 따른 반도체 칩 테스트용 멀티 사이드 브레이즈의 횡단면도,1 is a cross-sectional view of a multi-side braze for testing a semiconductor chip according to a first embodiment of the present invention;

도 2는 도 1에 도시된 사이드 브레이즈의 좌, 우 측면도,2 is a left and right side view of the side braze shown in FIG.

도 3은 본 고안의 제 2 실시 예에 따른 반도체 칩 테스트용 멀티 사이드 브레이즈의 횡단면도,3 is a cross-sectional view of a multi-side braze for testing a semiconductor chip according to a second embodiment of the present invention;

도 4는 도 3에 도시된 사이드 브레이즈의 좌, 우 측면도,4 is a left and right side view of the side braze shown in FIG.

도 5는 종래의 반도체 칩 테스트용 사이드 브레이즈의 횡단면도,5 is a cross-sectional view of a side braze for testing a conventional semiconductor chip;

도 6은 도 5에 도시된 종래 사이드 브레이즈의 좌, 우 측면도,6 is a left and right side view of the conventional side braze shown in FIG.

도 7은 도 5에 도시된 종래 사이드 브레이즈의 정면도,7 is a front view of the conventional side braze shown in FIG.

도 8은 도 5에 도시된 종래의 반도체 칩 테스트용 사이드 브레이즈의 제2층의 횡단면도,8 is a cross-sectional view of a second layer of a side braze for testing a conventional semiconductor chip shown in FIG. 5;

도 9는 와이어 본딩된 종래 사이드 브레이즈의 횡단면도.9 is a cross sectional view of a wire-bonded conventional side braze;

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

102, 302 : 사이드 브레이즈 104a, 104b, 304a, 304b : 패들102, 302: side braze 104a, 104b, 304a, 304b: paddle

106, 306 : 내부 단자 108, 308 : 윈도우106, 306: internal terminals 108, 308: window

112, 312 : 외부 단자112, 312: external terminals

본 고안의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 고안의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 고안의 핵심 기술요지는, 반도체 칩 장착을 위해 규격화된 하나의 패들을 구비하여 단지 하나의 반도체 칩에 대한 성능 실험을 수행하는 종래 사이드 브레이즈와는 달리, 사이드 브레이즈 상에 각각의 반도체 칩 장착을 위한 두 개의 패들을구비하여 두 개의 반도체 칩에 대한 성능 실험을 수행한다는 것으로, 이러한 기술적 수단을 통해 본 고안에서 목적으로 하는 바를 쉽게 달성할 수 있다.The key technical idea of the present invention is that unlike the conventional side braze, which has one paddle standardized for mounting the semiconductor chip, and performs a performance test on only one semiconductor chip, each semiconductor chip mount is mounted on the side braze. By performing performance experiments on two semiconductor chips in preparation of two paddles for this purpose, it is easy to achieve the purpose of the present invention through this technical means.

도 1은 본 고안의 제 1 실시 예에 따른 반도체 칩 테스트용 멀티 사이드 브레이즈의 횡단면도이다.1 is a cross-sectional view of a multi-side braze for testing a semiconductor chip according to a first embodiment of the present invention.

도 1을 참조하면, 본 실시 예의 멀티 사이드 브레이즈는, 도 5에 도시된 바와 같이 하나의 패들만을 구비하는 전술한 종래의 사이드 브레이즈와는 달리, 두 개의 패들, 즉 제 1 패들(104a)과 제 2 패들(104b)을 구비하며, 각각의 패들에 반도체 칩을 장착하여 성능 실험을 수행할 수 있는 구조를 갖는다. 이외에, 내부 단자(106), 각 패들을 둘러싸는 형태로 형성된 윈도우(108) 및 외부 단자(112)를 구비하는 것은 종래 사이드 브레이즈와 거의 동일하다. 또한, 도 2는 도 1에 도시된 멀티 사이드 브레이즈의 좌, 우 측면도이다.Referring to FIG. 1, the multi-side braze of the present embodiment, unlike the above-described conventional side braze having only one paddle as shown in FIG. 5, has two paddles, that is, the first paddle 104a and the first paddle 104a. The second paddle 104b is provided, and each paddle is equipped with a semiconductor chip to perform a performance test. In addition, having an inner terminal 106, a window 108 formed in a form surrounding each paddle, and an outer terminal 112 are almost identical to the conventional side brazes. 2 is a left and right side view of the multi-side braze shown in FIG. 1.

여기에서, 제 1 패들(104a)과 제 2 패들(104b)의 간격은 실링 공정에서 인접하는 리드간의 접촉으로 인해 충격이 가해지지 않도록 적어도 1mm 이상으로 하는 것이 바람직하다.Here, the distance between the first paddle 104a and the second paddle 104b is preferably at least 1 mm or more so that an impact is not applied due to contact between adjacent leads in the sealing process.

이를 위하여, 본 실시 예의 멀티 사이드 브레이즈는, 비록 도 1에서의 상세한 도시는 생략하였으나, 하나가 아닌 두 개의 내부 회로 패턴, 즉 제 2 층의 내부 회로 패턴과 제 3 층의 내부 회로 패턴을 가지며, 여기에서 제 2 층의 내부 회로 패턴은 제 1 패들(104a)을 사용하여 반도체 칩의 성능 실험을 할 때 사이드 브레이즈의 외부 단자와 내부 단자간의 전기적 신호를 전달하기 위한 것이고, 제 3 층의 내부 회로 패턴은 제 2 패들(104b)을 사용하여 반도체 칩의 성능 실험을 할 때 사이드 브레이즈의 외부 단자와 내부 단자간의 전기적 신호를 전달하기 위한 것이다.To this end, the multi-side braze of the present embodiment has two internal circuit patterns, that is, one internal circuit pattern of the second layer and the internal circuit pattern of the third layer, although not shown in FIG. Here, the internal circuit pattern of the second layer is for transferring electrical signals between the external terminal of the side braze and the internal terminal when performing the performance test of the semiconductor chip using the first paddle 104a, and the internal circuit of the third layer. The pattern is for transferring electrical signals between the outer terminal and the inner terminal of the side braze when performing the performance test of the semiconductor chip using the second paddle 104b.

따라서, 본 실시 예에 따른 멀티 사이드 브레이즈에서는, 제 1 패들을 사용하여 전기적 성능 실험을 할 때, 사이드 브레이즈의 외부 단자 핀 넘버 1번에 전기적 신호를 인가하면 제 2 층의 내부 회로 패턴을 대응하는 내부 단자의 핀 넘버 1번으로 신호가 전달되며, 와이어 본딩을 통해 연결된 와이어를 따라 반도체 칩 내부의 본드 패드로 연결됨으로써 반도체 칩의 전기적 성능을 검사하고, 제 2 패들을 사용하여 전기적 성능 실험을 할 때, 사이드 브레이즈의 외부 단자 핀 넘버 1번에 전기적 신호를 인가하면 제 3 층의 내부 회로 패턴을 대응하는 내부 단자의 핀 넘버 1번으로 신호가 전달되며, 와이어 본딩을 통해 연결된 와이어를 따라 반도체 칩 내부의 본드 패드로 연결됨으로써 반도체 칩의 전기적 성능을 검사하는 방식으로 반도체 칩의 성능 실험을 수행하게 된다.Therefore, in the multi-side braze according to the present embodiment, when performing electrical performance experiments using the first paddle, applying an electrical signal to the external terminal pin number 1 of the side braze corresponds to the internal circuit pattern of the second layer. The signal is transmitted to pin number 1 of the internal terminal and connected to the bond pad inside the semiconductor chip along the wire connected through wire bonding to test the electrical performance of the semiconductor chip, and to conduct electrical performance experiment using the second paddle. When an electrical signal is applied to the external terminal pin number 1 of the side braze, the signal is transmitted to the pin number 1 of the internal terminal corresponding to the internal circuit pattern of the third layer, and the semiconductor chip is connected along the wire connected through wire bonding. Test the performance of the semiconductor chip by connecting the internal bond pads to test the electrical performance of the semiconductor chip. Is performed.

즉, 본 실시 예에 따른 멀티 사이드 브레이즈는, 사이드 브레이즈에 두 개의 패들을 구비하기 때문에 하나의 사이드 브레이즈를 이용하여 두 개의 반도체 칩에 대한 성능 실험을 할 수가 있으므로, 반도체 칩의 성능 실험에 소요되는 비용을 절감할 수 있을 뿐만 아니라 성능 실험의 작업성을 개선할 수 있다.That is, in the multi-side braze according to the present embodiment, since two paddles are provided in the side braze, the performance test of two semiconductor chips can be performed using one side braze, which is required for the performance test of the semiconductor chip. Not only can you save money, but you can also improve the workability of your performance experiments.

도 3은 본 고안의 제 2 실시 예에 따른 반도체 칩 테스트용 멀티 사이드 브레이즈의 횡단면도이고, 도 4는 도 3에 도시된 멀티 사이드 브레이즈의 좌, 우 측면도이다.3 is a cross-sectional view of a multi-side braze for testing a semiconductor chip according to a second embodiment of the present invention, and FIG. 4 is a left and right side views of the multi-side braze shown in FIG. 3.

도 3을 참조하면, 본 실시 예에 따른 멀티 사이드 브레이즈(302)는, 두 개의 패들, 즉 제 1 패들(304a) 및 제 2 패들(304b)과 제 2 층 내부 회로 패턴 및 제 3층 내부 회로 패턴을 각각 가지며, 내부 단자(306), 윈도우(308) 및 외부 단자(312)를 갖는다는 관점에서 볼 때, 전술한 제 1 실시 예에서의 멀티 사이드 브레이즈의 구조와 실질적으로 동일하다. 다만, 본 실시 예의 멀티 사이드 브레이즈는 제 1 패들(304a)과 제 2 패들(304b)의 사이즈를 서로 다르게 한다는 점이 전술한 제 1 실시 예와 다르다.Referring to FIG. 3, the multi-side braze 302 according to the present embodiment includes two paddles, that is, a first paddle 304a and a second paddle 304b, a second layer internal circuit pattern, and a third layer internal circuit. It has substantially the same pattern as the structure of the multi-side braze in the above-described first embodiment from the viewpoint of having a pattern each and having an inner terminal 306, a window 308 and an outer terminal 312. However, the multi-side braze of the present embodiment is different from the above-described first embodiment in that the sizes of the first paddle 304a and the second paddle 304b are different from each other.

따라서, 본 실시 예에 따른 멀티 사이드 브레이즈는, 전체적인 구조 및 검사 과정이 전술한 제 1 실시 예에서와 거의 동일 내지 유사하므로, 불필요한 중복 기재를 피하기 위하여 여기에서의 상세한 설명은 생략하지만, 실질적으로 동일한 결과(효과)를 얻을 수 있다.Therefore, the multi-side braze according to the present embodiment, since the overall structure and inspection process is almost the same or similar to that in the above-described first embodiment, the detailed description thereof is omitted to avoid unnecessary overlapping description, but is substantially the same The result (effect) can be obtained.

더욱이, 본 실시 예에 따른 멀티 사이드 브레이즈는, 반도체 칩이 장착되는 두 패들의 사이즈를 각각 다르게 형성하기 때문에, 다양한 형태의 반도체 칩에 능동적으로 대처(반도체 칩의 수용 능력 증진)할 수 있는 또 다른 효과를 얻을 수 있다.Furthermore, since the multi-side braze according to the present embodiment forms different sizes of two paddles on which the semiconductor chip is mounted, another side that can actively cope with various types of semiconductor chips (improving the capacity of the semiconductor chip) is provided. The effect can be obtained.

이상 설명한 바와 같이 본 고안에 따르면, 반도체 칩 장착을 위해 규격화된 하나의 패들을 구비하여 단지 하나의 반도체 칩에 대한 성능 실험을 수행하는 전술한 종래의 사이드 브레이즈와는 달리, 사이드 브레이즈 상에 각각의 반도체 칩 장착을 위한 두 개의 패들을 구비하여 하나의 사이드 브레이즈를 이용하여 두 개의 반도체 칩에 대한 성능 실험을 수행할 수 있기 때문에 반도체 칩의 성능 실험에 소요되는 비용을 절감할 수 있을 뿐만 아니라 성능 실험의 작업성을 개선할 수 있으며, 두 패들의 사이즈를 각각 다르게 형성함으로써 다양한 형태의 반도체 칩에 능동적으로 대처할 수 있는 효과를 갖는다.As described above, according to the present invention, unlike the conventional side braze described above, which has a paddle standardized for mounting a semiconductor chip and performs a performance test on only one semiconductor chip, With two paddles for mounting semiconductor chips, performance tests on two semiconductor chips can be carried out using one side braze, which not only reduces the cost of performance testing of semiconductor chips but also performs performance tests. It is possible to improve the workability of the paddle, and by forming the two paddles differently, it has the effect of actively coping with various types of semiconductor chips.

Claims

In a side braze having a paddle for mounting a semiconductor chip for performance experiments,

A plurality of external terminals;

A plurality of internal terminals;

A first paddle for mounting one semiconductor chip;

An internal circuit pattern of a second layer electrically connecting the corresponding external terminals and the internal terminals, respectively, for the performance experiment of the semiconductor chip using the first paddle;

A second paddle for mounting another semiconductor chip; And

A multi-side braze for testing a semiconductor chip, comprising an inner circuit pattern of a third layer electrically connecting a corresponding external terminal and an internal terminal, respectively, for performance test of the semiconductor chip using the second paddle.

The multi-side braze of claim 1, wherein the first paddle and the second paddle have the same size.

The multi-side braze of claim 1, wherein the first paddle and the second paddle have different sizes.

4. The multi-side braze for testing a semiconductor chip according to claim 1, 2 or 3, wherein a distance between adjacent surfaces of the first paddle and the second paddle is greater than at least 1 mm.