KR20030097648A

KR20030097648A - 이미지 센서 및 그 제조방법

Info

Publication number: KR20030097648A
Application number: KR1020030025165A
Authority: KR
Inventors: 송재호; 박영훈; 신상학
Original assignee: 삼성전자주식회사
Priority date: 2002-06-20
Filing date: 2003-04-21
Publication date: 2003-12-31
Also published as: IL183653A0; IL183653A; KR100512177B1

Abstract

이미지 센서 및 그 제조방법을 제공한다. 이 이미지 센서는 제1 도전형의 기판의 소정영역에 형성되되, 기판의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드를 구비한다. 제2 도전형의 포토다이오드 일측의 기판 상에 게이트가 배치된다. 제2 도전형의 포토다이오드에 대향된 게이트의 타측의 기판 내에 부유확산층이 배치된다. 제2 도전형의 포토다이오드와 기판의 표면 사이에 제1 도전형의 포토다이오드가 개재된다. 제2 도전형의 포토다이오드 상에 블로킹 패턴이 배치된다. 블로킹 패턴은 실리콘산화막에 비하여 금속원소들의 확산계수가 낮은 절연막으로 이루어진다. 블로킹 패턴은 금속원소의 오염으로 부터 포토다이오드들을 보호한다. 따라서, 금속원소의 오염으로 야기되는 다크 결함을 최소화할 수 있다.

Description

이미지 센서 및 그 제조방법{Image sensor and method of fabricating the same}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히, 이미지 센서(CMOS image sensor) 및 그 제조방법에 관한 것이다.

반도체 소자 중 이미지 센서(image sensor)는 광학적 이미지를 전기적 신호로 변형시키는 소자이다. 상기 이미지 센서는 크게 두가지로 구분될 수 있다. CMOS(Complementary Metal-Oxide-Silicon) 이미지 센서 및 CCD(Charge Coupled Device) 이미지 센서가 그것이다. 상기 CCD 이미지 센서는 상기 CMOS 이미지 센서에 비하여 광감도(sensitivity) 및 노이즈(noise)에 대한 특성이 우수하나, 고집적화에 어려움이 있고, 전력소모가 높다. 이에 반하여, 상기 CMOS 이미지 센서는 CCD 이미지 센서에 비하여 공정들이 단순하고, 고집적화에 적합하며, 전력소모가 낮다.

최근, 반도체 소자의 제조기술이 고도로 발전함에 따라, CMOS 소자의 제조기술 및 특성이 크게 향상되고 있다. 따라서, 상기 CMOS 이미지 센서에 대한 연구가 활발히 진행되고 있다.

통상적으로, 상기 CMOS 이미지 센서의 화소(pixel)는 빛을 받아들이는 포토다이오드와 상기 포토다이오드로 부터 입력된 영상신호들을 제어하는 CMOS 소자들로 구성된다.

도 1은 전형적인 씨모스 이미지 센서의 화소(pixel)를 나타내는 등가회로도이다.

도 1을 참조하면, 씨모스 이미지 센서는 포토다이오드(PD), 이송 트랜지스터(TT,transfer transistor), 리셋 트랜지스터(TR, reset transistor), 선택 트랜지스터(TS,select transistor) 및 억세스 트랜지스터(TA,access transistor)를 구비한다. 상기 포토다이오드(PD)에 상기 이송 트랜지스터(TT) 및 리셋 트랜지스터(TR)가 직렬로 접속하고, 상기 리셋 트랜지스터(TR)의 드레인에 인가전압(Vdd)이 접속된다. 상기 이송 트랜지스터(TT)의 드레인(리셋 트랜지스터의 소오스)은 부유확산층(F/D, foating diffusion)에 해당한다. 상기 부유확산층(F/D)은 상기 선택 트랜지스터(TS)의 게이트에 접속된다. 상기 선택 트랜지스터(TS) 및 상기 억세스 트랜지스터(TA)는 직렬로 접속하고, 상기 선택 트랜지스터(TS)의 드레인에 인가전압(Vdd)이 접속된다. 상기 억세스 트랜지스터(TA)의 게이트는 입력포트(Pi, input port)에 접속되고, 상기 억세스 트랜지스터(TA)의 소오스는 출력포트(Po, output port)에 접속된다.

상술한 구조의 씨모스 이미지 센서의 동작은 먼저, 상기 리셋 트랜지스터(TR)를 턴온(turn-on)시켜, 상기 부유확산층(F/D)에 상기 인가전압를 인가시킨 후에, 상기 리셋 트랜지스터(TR)를 오프시킨다. 따라서, 상기 부유확산층(F/D)에는 소정의 전위가 인가되고, 또한, 상기 선택 트랜지스터(TS)의 게이트에도 소정의 전위가 인가된다. 그 결과, 상기 선택 트랜지스터(TS)의 소오스는 소정의 전위가 인가된다. 이 상태를 리셋 상태라 한다.

상기 리셋 상태에서, 상기 포토다이오드(PD)에 빛이 입사되면, 전자-홀쌍들(EHP, electric-hole pairs)이 생성되어 신호전하들이 발생하고, 상기 신호 전하들은 상기 포토다이오드(PD)에 축적된다. 이때, 상기 이송트랜지스터(TT)를 턴온시키면, 상기 축적된 신호전하들이 상기 부유확산층(F/D)으로 이동하여 상기 부유확산층(F/D)의 전위가 변화된다. 이에 따라, 상기 선택트랜지스터(TS)의 게이트 전위도 변환된다. 그 결과, 상기 선택 트랜지스터(TS)의 소오스에 인가된 전위 역시 변화된다. 상기 입력포트(Pi)에 인가되는 억세스 신호에 따라, 상기 출력포트(Po)로 데이타가 출력된다. 상기 데이타를 출력한 후에, 상기 이미지 센서는 상기 리셋 상태로 재전환된다. 이러한 과정들을 반복하여 영상신호를 출력한다.

상기 트랜지스터들(TT,TR,TS,TA)의 소오스/드레인들 중에 일부는 오믹 콘택 또는 저항을 감소시키기 위하여 그것들의 표면에 금속실리사이드막을 형성할 수 있다.

도 2는 종래의 CMOS 이미지 센서의 제조방법을 설명하기 위한 개략적인 단면도이다. 도면에 있어서, 참조부호 "a" 및 "b"는 각각 수광 소자 영역 및 CMOS 소자 영역을 나타낸다.

도 2를 참조하면, 수광 소자 영역(a) 및 CMOS 소자 영역(b)을 갖는 p형의 반도체기판(1)에 소자분리막(2)을 형성하여 활성영역을 한정한다. 상기 수광 소자 영역(a)은 포토다이오드(PD)가 형성되는 영역이며, 상기 CMOS 소자영역(b)은 CMOS 소자들이 형성되는 영역이다. 상기 소자분리막(2)을 갖는 반도체기판(1) 전면에 게이트산화막(3) 및 게이트 전극막을 차례로 형성하고, 상기 게이트 전극막 및 상기 게이트산화막(3)을 연속적으로 패터닝하여 게이트 패턴(5)을 형성한다. 상기 게이트패턴(5)은 상기 CMOS 소자영역(b)에 형성된다. 상기 게이트 패턴(5)은 적층된 게이트산화막(3) 및 게이트 전극(4)으로 구성된다.

상기 수광소자 영역(a)에 배치된 활성영역인 다이오드 영역 내에 n형의 포토다이오드(6)를 형성한다. 상기 n형의 포토다이오드(6)와 상기 활성영역의 표면 사이에 p형의 포토다이오드(7)를 형성한다.

상기 게이트 패턴(5)의 양측에 인접한 활성영역에 저농도 불순물 확산층(8)을 형성한다. 상기 저농도 불순물 확산층(8)을 갖는 반도체기판(1) 전면 상에 스페이서막(9)을 형성한다. 상기 스페이서막(9)을 선택적으로 등방성 식각하여 상기 게이트 패턴(5) 양측에 스페이서(9a)를 형성한다. 이때, 상기 포토다이오드들(6, 7) 상부에는 스페이서막(9)이 그대로 남는다.

상기 스페이서(9a) 양측의 활성영역에 고농도 불순물 확산층(8a)을 형성한다. 상기 고농도 불순물 확산층(8a)을 갖는 반도체기판(1) 전면에 금속막(10)을 형성하고, 상기 금속막(10)을 실리사이드화 하여 금속실리사이드막(10a)을 형성한다. 상기 금속실리사이드막(10a)은 상기 고농도 불순물 확산층(8a)의 표면에만 선택적으로 형성된다. 즉, 상기 포토다이오드들(6,7) 상부의 상기 스페이서막(9)은 상기 포토다이오드들(6,7)의 상부에 상기 금속실리사이드막(10a)이 형성되는 것을 방지하는 역할을 한다.

상기 실리사이드화 공정시, 상기 포토다이오드들(6, 7) 상부의 상기 금속막(10)은 그대로 남는다. 따라서, 상기 실리사이드화 공정시, 상기 금속막(10)의 금속원소들이 상기 포토다이오드들(6,7) 상의 상기 스페이서막(9)을 통과하여상기 포토다이오드들(6,7) 내로 침투할 수 있다. 상기 침투한 금속원소들로 인하여, 상기 포토다이오드들(6,7)은 다크 전류(dark current)의 량을 증가시킬 수 있다. 상기 다크 전류란 상기 포토다이오드들(6,7)에 빛이 입사되지 않은 상태의 화소에 흐르는 전류를 말한다. 상기 다크 전류는 빛이 입사되지 않은 화소가 동작하는 다크 결함(dark defect)을 증가시킬 수 있다.

본 발명이 이루고자 하는 기술적 과제는 다크 결함을 최소화할 수 있는 이미지 센서 및 그 제조방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 영상의 색 선명도(color distinction)를 향상시킬 수 있는 이미지 센서 및 그 제조방법을 제공하는데 있다.

도 2는 종래의 이미지 센서의 제조방법을 설명하기 위한 개략적인 단면도이다.

도 3은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 평면도이다.

도 4는 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위한 도 3의 I-I'을 따라 취해진 단면도이다.

도 5는 도 4의 이미지 센서의 다크 결함을 설명하기 위한 그래프이다.

도 6 내지 도 8은 도 4의 이미지 센서의 제조방법을 설명하기 위한 단면도들이다.

도 9는 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위하여 도 3의 I-I'을 따라 취해진 단면도이다.

도 10은 도 9의 이미지 센서 중 색비 조절막의 두께에 따른 색비를 나타내는 시뮬레이션 그래프이다.

도 11은 도 9의 이미지 센서의 색비 특성을 나타내는 그래프이다.

도 12는 도 9의 이미지 센서의 제조방법을 설명하기 위한 공정단면도이다.

상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 이미지 센서를 제공한다. 이 이미지 센서는 제1 도전형의 기판의 소정영역에 형성되되, 상기 기판의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드를 포함한다. 상기 제2 도전형의 포토다이오드 일측의 상기 기판 상에 게이트가 배치된다. 상기 제2 도전형의 포토다이오드에 대향된 상기 게이트의 타측의 기판내에 부유확산층이 배치된다. 상기 제2 도전형의 포토다이오드와 상기 기판의 표면 사이에 제1 도전형의 포토다이오드가 개재된다. 상기 제2 도전형의 포토다이오드 상에 블로킹 패턴이 배치된다. 상기 블로킹 패턴은 실리콘산화막에 비하여 금속원소들의 확산계수가 낮은 절연막으로 이루어진다.

구체적으로, 상기 블로킹 패턴 및 상기 기판 사이에 개재된 산화막이 더 포함될 수 있다. 상기 블로킹 패턴은 실리콘 질화막으로 이루어지는 것이 바람직하다. 상기 블로킹 패턴, 상기 게이트 및 상기 부유확산층을 덮는 실리사이드 방지 패턴 및 상기 실리사이드 방지 패턴 상에 형성된 색비 조절막(color-ratio control layer)을 더 포함하는 것이 바람직하다. 상기 색비 조절막은 블루/그린의 색비(blue/green color-ratio)와 레드/그린의 색비(red/green color-ratio)의 차이가 최소인 두께인 것이 바람직하다. 상기 색비 조절막은 실리콘 질화막으로 이루어지는 것이 바람직하다.

상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위한 이미지 센서의 제조방법을 제공한다. 이 방법은 제1 도전형의 기판의 소정영역에 상기 기판의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드, 상기 기판의 표면과 상기 제2 도전형의 포토다이오드 사이에 개재된 제1 도전형의 포토다이오드 및 상기 제2 도전형의 포토다이오드 일측의 기판 상에 게이트를 형성하는 단계를 포함한다. 상기 제2 도전형의 포토다이오드에 대향된 상기 게이트 일측의 기판에 부유확산층을 형성하고, 상기 제2 도전형의 포토다이오드 상에 블로킹 패턴을 형성한다. 상기 블로킹 패턴은 실리콘산화막에 비하여 금속원소들의 이동도가 낮은 절연막으로 형성한다.

구체적으로, 상기 블로킹 패턴을 형성하기 전에, 상기 게이트 양측의 기판 표면에 산화막을 형성하는 단계를 더 포함할 수 있다. 상기 블로킹막은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 블로킹 패턴을 형성한 후에, 상기 블로킹 패턴, 게이트 및 부유확산층을 덮는 실리사이드 방지 패턴을 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 실리사이드 방지 패턴 상에 색비 조절막을 형성한다. 상기 색비 조절막은 블루/그린의 색비(blue/green color-ratio)와 레드/그린의 색비(red/green color-ratio)의 차이가 최소인 두께로 형성하는 것이 바람직하다. 상기 색비 조절막은 실리콘 질화막으로 형성하는 것이 바람직하다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.

(제1 실시예)

도 3은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 평면도이고, 도 4는 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위하여 도 3의 I-I'을 따라 취해진 단면도이다.

도 3 및 도 4를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 제1 도전형의 반도체기판(101)을 포함한다. 상기 반도체기판(101)의 소정영역에 소자분리막(103)이 배치되어 다이오드 영역(80) 및 활성영역(90)을 한정한다. 상기 다이오드 영역(80)은 포토다이오드들이 형성되는 영역이다. 상기 활성영역(90)은 상기 다이오드 영역(80)의 일측과 접속한다. 상기 활성영역(90) 상에 제1, 제2 및 제3 게이트들(107a,107b,107c)이 순차적으로 소정간격 이격되어 배치된다. 상기 제1, 제2 및 제3 게이트들(107a,107b,107c)은 각각 도 1의 이송 트랜지스터(TT)의 게이트, 리셋 트랜지스터(TR)의 게이트 및 선택 트랜지스터(TS)의 게이트에 해당한다. 상기 제1 게이트(107a)는 상기 다이오드 영역(80)에 인접한 상기 활성영역(90) 상에 배치된다. 상기 활성영역(90) 상에는 상기 제3 게이트(107c)와 소정간격으로 이격된 제4 게이트(미도시함)가 배치될 수 있다. 상기 제4 게이트는 도 1의 억세스 트랜지스터(TA)의 게이트에 해당한다. 상기 게이트들(107a,107b,107c) 및 상기 반도체기판(101) 사이에 게이트 절연막(105)이 개재된다.

상기 다이오드 영역(80) 내에 상기 반도체기판(101)의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드(113)가 배치된다. 상기 제2 도전형의 포토다이오드(113)와 상기 반도체기판(101)의 표면 사이에 제1 도전형의 포토다이오드(114)가 배치된다. 상기 제1 도전형의 포토다이오드(114)의 일측은 상기 기판(101)과 접속한다. 상기 소자분리막(103)을 둘러싸는 제1 도전형의 웰(111)이 더 배치될 수 있다. 상기 제1 도전형의 웰(111)이 배치될 경우, 상기 제1 도전형의 포토다이오드(114)의 일측은 연장되어 상기 제1 도전형의 웰(111)과 접속할 수 있다. 이에 따라, 상기 제1 도전형의 포토다이오드(114)는 상기 제1 도전형의 웰(111)을 경유하여 상기 반도체기판(101)과 접속한다. 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다. 이와는 반대로, 상기 제2 도전형이 n형이고, 상기 제1 도전형이 p형일 수도 있다.

상기 제2 도전형의 포토다이오드(113)는 상기 제1 도전형의 기판(101)과 PN접합을 이루며, 상기 PN접합면을 기준으로 공핍층이 형성된다. 피사체로 부터 발생된 빛은 상기 공핍층으로 입사되어 상기 공핍층으로 부터 전자-홀 쌍들(EHP)이 형성된다. 따라서, 신호전하들이 상기 제2 도전형의 포토다이오드(113) 내에 축적된다.

상기 제1 도전형의 포토다이오드(114)는 상기 반도체기판(101)의 표면에 분포하는 뎅글링 본드등으로 야기되는 암전류를 억제하는 역할을 한다. 즉, 상기 뎅글링 본드등으로 인하여 전자-홀 쌍들이 발생하여 암전류가 발생할 수 있다. 상기 제1 도전형의 포토다이오드(114)는 상기 뎅글링 본드등으로 발생된 전자들 및 홀들 중 하나를 상기 반도체기판(101)으로 방출하고, 다른 하나는 자체적으로 재결합(recombination)시켜 소멸시킨다. 예를 들면, 상기 제1 도전형이 p형이고, 상기 제2 도전형이 n형일 경우, 상기 뎅글링 본드등으로 발생된 전자들은 상기 p형 포토다이오드(114)내의 홀들과 재결합되어 소멸되고, 상기 뎅글링 본드등으로 발생된 홀들은 상기 p형 웰(111)을 경유하여 상기 반도체기판(101)으로 방출된다. 이에 더하여, 상기 제1 도전형의 포토다이오드(114)는 상기 제2 도전형의 포토다이오드(113)와 PN접합을 이루어 공핍층을 형성한다. 이에 따라, 상기 다이오드 영역(80) 내의 공핍층이 증가되어 이미지 센서의 성능을 향상시킬 수 있다.

상기 제1 및 제2 게이트들(107a,107b) 사이의 활성영역(90) 내에부유확산층(119)이 배치된다. 상기 부유확산층(119)은 제1 저농도 확산층(117a) 및 제1 고농도 확산층(118a)으로 구성될 수 있다. 상기 부유확산층(119)은 상기 제1 저농도 확산층(117a)이 상기 제1 고농도 확산층(118a)을 둘러싸는 디디디 구조(DDD structure, Double Doped Drain structure)로 이루어질 수 있다. 이와는 달리, 엘디디 구조(LDD structure, Lighty Doped Drain)로 이루어질 수 있다. 이와는 또 다르게, 상기 부유확산층(119)은 상기 제1 고농도 확산층(118a)이 생략되어 상기 제1 저농도 확산층(117a)만으로 구성될 수도 있다. 상기 제3 게이트(107c)의 양측의 활성영역(90) 내에 불순물확산층(120)이 배치된다. 상기 불순물확산층(120)은 제2 저농도 확산층(117b) 및 제2 고농도 확산층(118b)로 구성될 수 있다. 상기 불순물확산층(120) 역시, 상기 디디디 구조 또는 엘디디 구조를 이룰 수 있다. 이와는 달리, 상기 불순물확산층(120)은 상기 제2 고농도 확산층(118b)이 생략되어 상기 제2 저농도 확산층(117b)으로만 구성될 수도 있다. 상기 부유확산층(119) 및 상기 불순물확산층(120)은 제2 도전형으로 도핑된다. 상기 부유확산층(119) 및 상기 불순물확산층(120)은 동일한 농도로 도핑될 수 있다. 상기 부유확산층(119) 및 상기 제2 도전형의 포토다이오드(113) 사이의 활성영역(90) 표면(제1 게이트의 채널영역)에 채널확산층(104)이 배치될 수 있다. 상기 채널확산층(104)은 상기 제2 도전형의 포토다이오드(113) 및 상기 부유확산층(119)과 동일한 제2 도전형의 불순물로 도핑될 수 있다. 물론, 상기 채널확산층(104)은 생략될 수도 있다. 상기 부유확산층(119) 및 상기 제3 게이트는 배선(미도시함)에 의하여 전기적으로 접속된다.

상기 포토다이오드들(113,114) 상에 블로킹 패턴(125a)이 배치된다. 상기 블로킹 패턴(125a)은 실리콘산화막에 비하여 금속원소의 확산계수가 낮은 절연막이다. 예를 들면, 상기 블로킹 패턴(125a)은 실리콘 질화막으로 이루어지는 것이 바람직하다. 상기 블로킹 패턴(125a)은 연장되어 상기 제1 게이트(107a)의 상면 중 일부분을 덮을 수 있다. 상기 블로킹 패턴(125a) 및 상기 반도체기판(101) 사이에 산화막(109)이 개재되는 것이 바람직하다. 상기 산화막(109)은 상기 블로킹 패턴(125a) 및 상기 반도체기판(101)간의 스트레스를 완충하는 역활을 한다. 상기 산화막(109)은 열산화막으로 이루어질 수 있다. 상기 블로킹 패턴(125a) 상에 스페이서 절연 패턴(127a)이 배치될 수 있다. 상기 스페이서 절연 패턴(127a)은 CVD 실리콘산화막으로 이루어질 수 있다.

상기 부유확산층(119)과 인접한 상기 제1 게이트(107a)의 일측벽, 상기 제2 게이트(107b)의 양측벽 및 상기 제3 게이트(107c)의 양측벽에 측벽 스페이서(129)가 배치된다. 상기 측벽 스페이서(129)는 적층된 제1 및 제2 스페이서들(125b,127b)로 구성될 수 있다. 상기 제1 스페이서(125b)는 "L"자 형태로 상기 블로킹 패턴(125a)과 동일한 물질로 이루어질 수 있다. 상기 제2 스페이서(127b)는 전형적인 스페이서 형태(typical spacer-shaped)이며, 상기 스페이서 절연 패턴(127a)과 동일한 물질로 이루어질 수 있다.

상기 스페이서 절연 패턴(127a) 및 상기 제2 스페이서(127b)는 생략될 수도 있다. 이때, 상기 측벽 스페이서(129)는 상기 블로킹 패턴(125a)과 동일한 물질로 이루어진 단일층의 전형적인 스페이서 형태일 수 있다.

상기 블로킹 패턴(125a) 상의 상기 스페이서 절연 패턴(127a), 상기 제1 게이트(107a) 및 상기 부유확산층(119)을 덮는 실리사이드 방지 패턴(131)이 배치된다. 상기 실리사이드 방지 패턴(131)은 CVD 실리콘산화막으로 이루어질 수 있다. 상기 불순물확산층(120) 표면에 금속실리사이드막(135)이 배치된다. 상기 금속실리사이드막(135)은 코발트실리사이드막, 니켈실리사이드막 또는 티타늄실리사이드막으로 이루어질 수 있다. 상기 실리사이드 방지 패턴(131)은 상기 부유확산층(119)의 표면에 상기 금속실리사이드막(135)이 형성되는 것을 방지하는 역활을 한다. 이에 따라, 상기 부유확산층(119)의 표면이 손상되는 것을 방지할 수 있다. 상기 실리사이드 방지 패턴(131) 및 상기 부유확산층(119) 사이에 상기 산화막(109)이 개재될 수 있다.

상술한 구조의 이미지 센서에 있어서, 상기 블로킹 패턴(125a)은 상기 금속실리사이드막(135) 형성시, 발생할 수 있는 금속원소의 오염으로 부터 상기 포토다이오드들(113,114)을 보호한다. 이에 따라, 종래의 금속원소의 오염으로 부터 야기되는 다크 결함(dark defect)을 최소화할 수 있다. 상기 이미지 센서의 감소된 다크 결함을 도 5의 그래프를 참조하여 설명한다.

도 5는 도 4의 이미지 센서의 다크 결함을 설명하기 위한 그래프이다. 도면의 그래프들에 있어서, x축은 다크결함들의 갯수를 나타내고, y축은 칩들의 갯수를 나타낸다.

도 5를 참조하면, 그래프(A)는 종래의 이미지 센서 칩들의 다크 결함 화소들(pixels)의 갯수를 나타내는 그래프이며, 그래프(B)는 도 4의 이미지 센서 칩들의 다크 결함 화소들의 갯수를 나타내는 그래프이다. 종래의 칩들 및 본 발명에 따른 칩들의 총 갯수는 각각 47개이며, 다크 결함 화소는 빛이 전혀 입사되지 않은 상태에서 5mV/sec 이상의 신호전하들을 출력하는 화소로 정의하였다. 종래 칩의 화소 갯수 및 본 발명에 따른 칩의 화소 갯수는 동일하게 30만개이다.

상기 그래프(A)에 도시된 바와 같이, 종래의 칩들은 47개 모두 다크 결함 화소의 갯수가 800개 이상이다. 이중 다크결함 화소 갯수가 1000개 내지 1200개인 칩들의 수가 18개로 가장 많다. 이에 반하여, 상기 그래프(B)에 도시된 바와 같이, 본 발명에 따른 칩들은 47개 모두 다크 결함 화소의 갯수가 600개 이하이며, 이중 다크 결함 화소 갯수가 0 내지 200개인 칩들의 수가 39개로 가장 많다.

결과적으로, 본 발명에 따른 이미지 센서는 도 4의 블로킹 패턴(125a)으로 인하여, 포토다이오드들(113,114)이 종래의 금속원소의 오염으로 부터 보호됨을 알 수 있다.

도 3 및 도 6을 참조하면, 제1 도전형의 반도체기판(101)의 소정영역에 소자분리막(103)을 형성하여 다이오드 영역(80) 및 활성영역(90)을 한정한다. 상기 활성영역(90)은 상기 다이오드 영역(80)의 일측과 접속한다. 상기 소자분리막(103)을 갖는 반도체기판(101)에 불순물 이온들을 선택적으로 주입하여 상기 소자분리막(103)을 둘러싸는 제1 도전형의 웰(111)을 형성한다. 이때, 상기 활성영역(90) 내에도 웰(미도시함)이 형성될 수도 있다.

상기 다이오드 영역(80)에 상기 반도체기판(101)의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드(113) 및 상기 제2 도전형의 포토다이오드(113)와 상기 반도체기판(101)의 표면 사이에 개재된 제1 도전형의 포토다이오드(114)를 형성한다.

상기 제1 도전형의 포토다이오드(114)는 상기 제1 도전형의 웰(111)과 일측이 접속되도록 형성할 수 있다. 상기 다이오드 영역(80)과 인접한 활성영역(90)에 채널확산층(104)을 형성한다. 상기 채널확산층(104)을 갖는 기판(101) 전면 상에 게이트절연막(105) 및 게이트막을 차례로 형성하고, 상기 게이트막 및 게이트절연막(105)을 연속적으로 패터닝하여 상기 활성영역(90) 상에 순차적으로 소정간격 이격된 제1, 제2 및 제3 게이트들(107a,107b,107c)을 형성한다. 상기 제1 게이트(107a)는 상기 채널확산층(104) 상에 형성한다. 상기 제1 및 제2 게이트들(107a,107b) 사이의 활성영역(90) 내에 제1 저농도 확산층(117a) 및 상기 제3 게이트(107c) 양측의 활성영역(90) 내에 제2 저농도 확산층(117b)을 형성한다.

상기 포토다이오드들(113,114), 상기 게이트들(107a,107b,107c)의 형성순서는 먼저, 상기 포토다이오드들(113,114)을 형성하고, 상기 게이트들(107a,107b,107c)을 형성할 수 있다. 이와는 다르게, 상기 게이트들(107a,107b,107c)을 먼저 형성한 후에, 상기 포토다이오드들(113,114)을 형성할 수 있다.

상기 게이트들(107a,107b,107c) 양측의 활성영역(90) 및 상기 다이오드 영역(80)의 표면에 산화막(109)을 형성한다. 상기 산화막(109)은 열산화막으로 형성할 수 있다. 즉, 상기 게이트들(107a,107b,107c)을 갖는 반도체기판(101)에 열산화공정을 진행하여 상기 산화막(109)을 형성한다. 이때, 상기 열산화공정은 상기 게이들(107a,107b,107c)의 식각손상을 치유하는 역활도 한다. 따라서, 상기 게이트들(107a,107b,107c)의 표면에도 열산화막(미도시함)이 형성될 수 있다.

도 7 및 도 8을 참조하면, 상기 산화막(109), 상기 포토다이오드들(113,114) 및 상기 게이트들(107a,107b,107c)를 갖는 반도체기판(101) 전면에 블로킹막(125) 및 스페이서 절연막(127)을 차례로 형성한다. 상기 블로킹막(125)은 실리콘산화막에 비하여 금속원소의 확산계수가 낮은 절연막으로 형성한다. 예를 들면, 상기 블로킹막(125)은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 스페이서 절연막(127)은 CVD 실리콘산화막으로 형성할 수 있다.

상기 스페이서 절연막(127) 상에 감광막 패턴(130)을 형성한다. 상기 감광막 패턴(130)은 적어도 상기 다이오드 영역(80)을 덮는다. 상기 감광막 패턴(130)은 상기 제1 게이트(107a)의 일부분을 덮을 수도 있다.

상기 감광막 패턴(130)을 마스크로 사용하여 전면 이방성 식각하여 상기 감광막 패턴(130) 하부에 차례로 적층된 블로킹 패턴(125a) 및 스페이서 절연 패턴(127a)을 형성하고, 상기 제1 저농도 확산층(117a)에 인접한 상기 제1 게이트(107a)의 일측벽 및 제2 및 제3 게이트들(107b,107c)의 측벽들에 측벽 스페이서(129)를 형성한다. 상기 측벽 스페이서(129)는 적층된 제1 및 제2 스페이서들(125b,127b)로 구성될 수 있다. 상기 제1 스페이서(125a)는 상기 블로킹막(125)의 일부분으로 "L자 형태이고, 상기 제2 스페이서(127b)는 상기 스페이서 절연막(127)의 일부분으로 전형적인 스페이서 형태(typical spacer-shaped)이다.상기 스페이서 절연막(127)은 상기 측벽 스페이서(129)의 하부 폭을 조절하는 역활을 할 수 있다. 즉, 상기 스페이서 절연막의 두께를 조절함으로써, 상기 측벽 스페이서(129)를 요구되는 하부폭을 갖도록 형성할 수 있다. 상기 스페이서 절연막(127)은 생략될 수도 있다. 이 경우, 상기 측벽 스페이서(129)는 상기 블로킹막(125)의 일부분으로만 형성될 수 있다.

이어서, 상기 감광막 패턴(130)을 애슁공정등을 이용하여 제거한다.

상기 블로킹 패턴(125a), 스페이서 절연 패턴(127a) 및 측벽스페이서(129)를 마스크로 사용하여 불순물 이온들을 주입하여 제1 고농도 확산층(118a) 및 제2 고농도 확산층(118b)을 형성한다. 상기 제1 고농도 확산층(118a)은 상기 제1 및 제2 게이트들(107a,107b) 사이의 활성영역(90) 내에 형성되고, 상기 제2 고농도 확산층(118b)은 상기 제3 게이트(107c) 양측의 활성영역(90) 내에 형성된다. 상기 제1 저농도 및 제1 고농도 확산층들(117a,118a)은 부유확산층(119)을 구성하고, 상기 제2 저농도 및 제2 고농도 확산층들(117b,118b)은 불순물확산층(120)을 구성한다. 상기 부유확산층(119) 및 상기 불순물확산층(120)은 디디디 구조 또는 엘디디 구조로 형성할 수 있다. 다른 방법으로, 상기 제1 고농도 확산층(118a) 및 상기 제2 고농도 확산층(118b)이 생략되어, 상기 제1 저농도 확산층(117a)이 상기 부유확산층(119)을 구성하고, 상기 제2 저농도 확산층(117b)이 상기 불순물확산층(120)을 구성할 수도 있다.

상기 부유확산층(119) 및 상기 불순물확산층(120)을 갖는 반도체기판(101) 전면에 실리사이드 방지막(미도시함)을 형성하고, 상기 실리사이드 방지막을 패터닝하여 상기 스페이서 절연 패턴(127a), 제1 게이트(107a) 및 부유확산층(119)을 덮는 실리사이드 방지 패턴(131)을 형성한다. 상기 실리사이드 방지 패턴(131)은 CVD 실리콘산화막으로 형성할 수 있다.

이어서, 상기 실리사이드 방지 패턴(131)을 갖는 반도체기판(101) 전면 상에 금속막(133)을 형성한다. 상기 금속막(133)을 갖는 반도체기판(101)에 금속실리사이드화 공정을 진행하여 상기 불순물확산층(120)의 표면에 금속실리사이드막(135)을 형성한다. 상기 금속막(133)을 증착하는 공정 및 상기 금속실리사이드화 공정은 인시츄(in-situ)로 수행될 수 있다.

상기 금속실리사이드화 공정시, 상기 블로킹 패턴(125a)은 상기 실리사이드 방지 패턴(131) 상의 금속막(133)에 의하여 발생할 수 있는 금속원소의 오염으로 부터 상기 포토다이오드들(113,114)을 보호한다. 그 결과, 종래의 금속원소의 오염으로 야기되는 다크 결함을 최소화할 수 있다. 상기 실리사이드 방지 패턴(131)은 상기 부유확산층(119)의 표면에 상기 금속실리사이드막(135)이 형성되는 것을 방지하는 역할을 한다. 상기 부유확산층(119)의 표면에는 금속실리사이드막이 형성되지 않는 것이 바람직하다. 이는, 상기 금속실리사이드막(135)에 의하여 상기 부유확산층(119)의 표면이 손상되는 것을 방지함으로써, 이미지 센서의 성능이 향상되기 때문이다.

이어서, 미반응된 금속막(133)을 제거하여 도 4에 도시된 이미지 센서를 형성한다.

(제2 실시예)

본 발명의 다른 실시예에서는 금속원소의 오염을 최소화하여 다크 결함을 최소화하는 동시에, 색 선명도(color distinction)를 향상시킬 수 있는 이미지 센서 및 그 제조방법을 제공한다. 상기 다른 실시예에 따른 이미지 센서는 상술한 일 실시예와 유사하다. 이에 따라, 동일한 구성요소들은 동일한 참조부호를 사용한다.

도 9는 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위하여 도 3의 I-I'을 따라 취해진 단면도이며, 도 10은 도 9의 이미지 센서 중 색비 조절막의 두께에 따른 색비를 나타내는 시뮬레이션 그래프이다.

도3 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 이미지 센서는 상술한 일실시예의 이미지 센서와 유사하다. 즉, 제1 도전형의 반도체기판(101)의 소정영역에 다이오드 영역(80) 및 활성영역(90)을 한정하는 소자분리막(103)이 배치된다. 상기 활성영역(90)은 상기 다이오드 영역(80)의 일측과 접속한다. 상기 활성영역(90) 상에 제1, 제2 및 제3 게이트들(107a,107b,107c)이 순차적으로 소정간격 이격되어 배치된다. 상기 제1, 제2 및 제3 게이트들(107a,107b,107c)은 각각 상술한 일실시예와 동일한 트랜지스터들의 게이트에 해당할 수 있다. 상기 제1 게이트(107a)는 상기 다이오드 영역(80)에 인접한 상기 활성영역(90)에 배치된다. 상기 게이트들(107a,107b,107c) 및 상기 반도체기판(101) 사이에 각각 게이트 절연막(105)이 개재된다. 상기 제1 게이트(107a) 하부의 상기 활성영역(90)에 채널확산층(104)이 배치될 수 있다.

상기 다이오드 영역(80) 내에 상기 반도체기판(101)의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드(113)가 배치되고, 상기 제2 도전형의 포토다이오드(113)와 상기 반도체기판(101)의 표면 사이에 제1 도전형의 포토다이오드(114)가 개재된다. 상기 제2 도전형의 포토다이오드(113)는 상기 채널확산층(104)의 일측과 접속할 수 있다. 상기 제1 도전형의 포토다이오드(114)의 일측은 상기 기판(101)과 접속한다. 상기 소자분리막(103)을 둘러싸고, 상기 제1 도전형의 포토다이오드(114)의 일측과 접속하는 제1 도전형의 웰(111)이 더 배치될 수 있다. 상기 포토다이오드들(113,114)의 기능은 상술한 일 실시예와 동일하다. 상기 제1 및 제2 게이트들(107a,107b) 사이의 활성영역(90) 내에 부유확산층(119)이 배치되고, 상기 제3 게이트(107c) 양측의 활성영역(90)에 불순물확산층(120)이 배치된다. 상기 채널확산층(104)의 상기 제2 도전형의 포토다이오드(113)에 대향된 타측에 상기 부유확산층(119)이 접속할 수 있다. 상기 부유확산층(119) 및 불순물확산층(120)은 상술한 일실시예와 동일한 구조일 수 있다. 상기 부유확산층(119) 및 불순물확산층(120)은 제2 도전형의 불순물로 도핑되고, 서로 동일한 도핑 농도를 가질 수 있다.

상기 포토다이오드들(113,114) 상에 블로킹 패턴(125a)이 배치된다. 상기 블로킹 패턴(125a)은 실리콘산화막에 비하여 금속원소의 확산계수가 낮은 절연막이다. 예를 들면, 상기 블로킹 패턴(125a)은 실리콘 질화막으로 이루어지는 것이 바람직하다. 상기 블로킹 패턴(125a)은 연장되어 상기 제1 게이트(107a)의 상면의 일부분을 덮을 수 있다. 상기 블로킹 패턴(125a) 상에 스페이서 절연 패턴(127b)이 배치될 수도 있다. 상기 블로킹 패턴(125a) 및 상기 기판(101) 상에 산화막(109)이 개재될 수 있다.

상기 부유확산층(119)에 인접한 상기 제1 게이트(107a)의 일측벽 및 상기 제2 및 제3 게이트들(107b,107c)의 측벽에 측벽 스페이서(129)가 배치된다. 상기 측벽 스페이서(129)는 상술한 일실시예와 같이, 상기 블로킹 패턴(125a)과 동일한 물질의 제1 스페이서(125b) 및 상기 스페이서 절연 패턴(127a)과 동일한 물질의 제2 스페이서(127b)로 구성되거나, 상기 블로킹 패턴(125a)과 동일한 물질로만 이루어질 수 있다.

상기 스페이서 절연 패턴(127a), 제1 게이트(107a) 및 부유확산층(119)을 덮는 실리사이드 방지 패턴(131)이 배치된다. 상기 실리사이드 방지 패턴(131)은 CVD 실리콘산화막으로 이루어질 수 있다. 상기 불순물확산층(120) 표면에 금속실리사이드막(135)이 배치된다. 상기 금속실리사이드막(135)은 코발트실리사이드막, 니켈실리사이드막 또는 티타늄실리사이드막으로 이루어질 수 있다. 상기 실리사이드 방지 패턴(131) 및 상기 부유확산층(119) 사이에 상기 산화막(109)이 개재될 수 있다.

상기 실리사이드 방지 패턴(131) 상에 차례로 적층된 버퍼절연막(148) 및 색비 조절막(150, color-ratio control layer)이 배치된다. 상기 버퍼절연막(148) 및 색비 조절막(150)은 연장되어 상기 제2 및 제3 게이트들(107b,107c), 측벽스페이서(129) 및 금속실리사이드막(135)을 덮는 것이 바람직하다. 상기 색비 조절막(150)은 이미지 센서에 입사되는 빛들 중 색광(colored light)의 3원색인 블루, 그린 및 레드의 감도(sensitivity)들 간의 비율인 색비들을 조절할 수 있는 절연막이다. 상기 색들의 감도란 입사되는 색들의 강도(intensity)에 따른 이미지 센서의 반응정도를 말한다. 상기 색비 조절막(150)은 실리콘질화막으로 이루어지는것이 바람직하다. 상기 버퍼절연막(148)은 CVD 실리콘산화막으로 이루어질 수 있다. 상기 버퍼절연막(148)은 상기 색비 조절막(150) 및 상기 금속실리사이드막(135)간의 스트레스를 완충하는 역활을 할 수 있다.

이미지 센서에 있어서, 입사되는 피사체의 색을 구현하는 방법은 상기 색광의 3원색들 간의 가산혼합(additive color mixture)을 이용한다. 다시 말해서, 상기 포토다이오드들(113,114)를 갖는 복수개의 화소들의 상부에 각각 소정의 필터를 배치시킨다. 상기 필터들은 블루 필터, 그린 필터 및 레드 필터로 구분될 수 있다. 상기 블루 필터는 입사되는 빛 중에 블루를 편광시키고, 상기 그린 필터는 입사되는 빛 중에 그린을 편광시키며, 상기 레드 필터는 입사되는 빛 중에 레드를 편광시킨다. 상기 블루 필터를 갖는 화소, 상기 그린 필터를 갖는 화소 및 상기 레드 필터를 갖는 화소는 인접하게 배치된다. 이에 따라, 상기 편광된 색들의 강도에 따라, 상기 화소들은 전기적 신호들을 발생시키고, 상기 전기적 신호들은 디스플레이 수단(미도시함)에 전달한다. 상기 디스플레이 수단은 상기 전달된 전기적 신호들로 부터 색들을 재생시키고, 상기 재생된 색들을 상기 가산혼합하여 영상을 디스플레이한다.

상기 색비 조절막(150)이 조절하는 색비는 블루/그린의 색비(blue/green color-ratio) 및 레드/그린의 색비(red/green color-ratio)인 것이 바람직하다.

상기 색비 조절막(150)은 두께에 따라 상기 색비가 변환될 수 있다. 이를 도 10의 그래프를 참조하여 설명한다. 도 10의 그래프에 나타난 데이타들은 시뮬레이션 데이타들이다.

도 9 및 도 10을 참조하면, 그래프의 x축은 상기 색비 조절막(150)의 두께를 나타내며, y축은 색비를 나타낸다. 곡선(200)은 상기 색비 조절막(150)의 두께에 따른 레드/그린의 색비들을 나타내며, 곡선(220)은 상기 색비 조절막(150)의 두께에 따른 블루/그린의 색비들을 나타낸다. 곡선(210)은 상기 색비 조절막(150)의 두께에 따른 그린/그린의 색비들로서, 상기 색비 조절막(150)의 모든 두께에 대해 1이다. 상기 곡선(200) 및 상기 곡선(220)은 상기 색비 조절막(150)의 두께에 따라 변경된다. 이때, 상기 색비 조절막(150)은 상기 레드/그린의 색비와 상기 블루/그린의 색비 간의 차이가 최소인 두께로 이루어지는 것이 바람직하다. 즉,입사되는 상기 블루에 대한 상기 화소의 감도와 상기 입사되는 레드에 대한 상기 화소의 감도간의 차이를 최소화함으로써, 이미지 센서로 구현되는 영상의 색 선명도를 향상시킬 수 있다. 도 10의 그래프에 있어서, 상기 색비 조절막(150)이 1000Å일 경우, 상기 곡선(200) 및 상기 곡선(220)의 차이가 최소이다. 물론, 도 10의 데이타들은 시뮬레이션 데이타들임으로, 실질적인 이미지 센서에 적용되는 상기 색비 조절막(150)의 두께는 변경될 수 있다.

계속해서, 도 9를 참조하면, 상기 색비 조절막(150) 상에 적어도 하나의 층간절연막들(152,154)이 적층된다. 도 9에는, 제1 및 제2 층간절연막들(152,154)이 도시되어 있다. 상기 제1 및 제2 층간절연막들(152,154) 사이에 상기 부유확산층(119) 및 상기 제3 게이트(107c)를 전기적으로 접속시키는 배선(미도시함)이 배치될 수 있다. 상기 층간전연막들(152,154)은 CVD 실리콘산화막으로 이루어질 수 있다.

상기 층간절연막들(152,154) 상에 페시베이션막(156)이 배치된다. 상기 페시베이션막(156)은 외부의 수분과 같은 오염원으로 부터 이미지 센서를 보호하는 절연막으로서, 실리콘질화막으로 이루어질 수 있다.

상술한 구조의 이미지 센서의 색비 특성을 도 11의 그래프를 참조하여 설명한다.

도 11은 도 9의 이미지 센서의 색비 특성을 나타내는 그래프이다. 도면에 있어서, x축은 입사되는 빛의 파장을 나타내고, y축은 색비를 나타낸다.

도 9 및 도 11을 참조하면, 곡선들(250a,250b,250c)은 각각 블루 필터를 갖는 제1 화소, 그린 필터를 갖는 제1 화소 및 레드 필터를 갖는 제1 화소의 색비들을 나타낸다. 곡선들(300a,300b,300c)은 각각 블루 필터를 갖는 제2 화소, 그린 필터를 갖는 제2 화소 및 레드 필터를 갖는 제2 화소의 색비들을 나타낸다. 상기 제1 화소들은 열산화막(109), 블로킹 패턴(125a), 스페이서 절연 패턴(127a) 및 실리사이드 방지 패턴(131)의 두께들을 각각 100Å, 400Å, 1300Å 및 1000Å으로 형성하였으며, 색비 조절막(150)은 구비하지 않았다. 상기 제2 화소들은 상기 열산화막(109), 상기 블로킹 패턴(125a), 상기 스페이서 절연 패턴(127a), 상기 실리사이드 방지 패턴(131) 및 상기 색비 조절막(150)의 두께들을 각각 100Å, 400Å, 1300Å, 1000Å 및 1000Å으로 형성하였다.

도시된 바와 같이, 상기 제1 화소의 최고 블루/그린의 색비는 입사되는 빛의 파장이 480nm일때, 약 0.62이며, 상기 제1 화소의 최고 레드/그린의 색비는 입사되는 빛의 파장이 640nm일때, 약 1.21이다. 이와는 달리, 상기 제2 화소의 최고블루/그린의 색비는 입사되는 빛의 파장이 480nm일때, 약 0.73이며, 상기 제2 화소의 레드/그린의 색비는 입사되는 빛의 파장이 640nm일때, 약 1이다. 즉, 상기 색비 조절막(150)은 블루/그린의 색비를 증가시키고, 레드/그린의 색비를 감소시킴으로써, 상기 블루/그린의 색비와 상기 레드/그린의 색비간의 차이를 최소화시킨다. 그 결과, 상기 색비 조절막(150)이 구비된 상기 제2 화소를 갖는 이미지 센서는 영상의 색 선명도가 향상된다.

결과적으로, 상술한 구조의 이미지 센서는 상기 블로킹 패턴(125a)으로 인하여, 금속원소의 오염원으로 부터 포토다이오드들(113,114)을 보호할 수 있다. 따라서, 종래의 금속원소의 오염으로 야기되는 다크 결함들을 최소화할 수 있다. 이에 더하여, 상기 이미지 센서는 상기 색비 조절막(150)을 구비함으로써, 이미지의 색 선명도를 향상시킬 수 있다.

도 3 및 도 12를 참조하면, 제1 도전형의 반도체기판(101)의 소정영역에 소자분리막(103)을 형성하여 다이오드 영역(80) 및 활성영역(90)을 한정한다. 상기 활성영역(90)은 상기 다이오드 영역(80)의 일측과 접속한다. 상기 반도체기판(101) 내에 상기 소자분리막(103)을 둘러싸는 제1 도전형의 웰(111)을 형성할 수 있다.

상기 다이오드 영역(80) 내에 제2 도전형의 포토다이오드(113) 및 제1 도전형의 포토다이오드(114)를 형성한다. 상기 다이오드 영역(80)과 인접한 활성영역(90)에 채널확산층(104)을 형성한다. 상기 활성영역(90) 상에 순차적으로 소정간격 이격된 제1, 제2 및 제3 게이트들(107a,107b,107c) 및 상기게이트들(107a,107b,107c)과 상기 활성영역(90) 사이에 개재된 게이트 절연막(105)을 형성한다. 상기 제1 게이트(107a)는 상기 채널확산층(104) 상부에 형성된다.

이어서, 상기 제1 및 제2 게이트(107a) 사이의 활성영역(90) 내에 제1 저농도 확산층(117a) 및 상기 제3 게이트(107c) 양측의 활성영역(90) 내에 제2 저농도 확산층(117b)을 형성한다.

상기 포토다이오드들(113,114) 및 상기 게이트들(107a,107b,107c)은 상술한 일실시예와 동일한 방법으로 형성할 수 있다. 즉, 상기 포토다이도들(113,114)을 형성한 후에, 상기 게이트들(107a,107b,107c)을 형성할 수 있다. 이와는 반대로, 상기 게이트들(107a,107b,107c)을 형성한 후에, 상기 포토다이오드들(113,114)을 형성할 수 있다.

상기 게이트들(107a,107b,107c) 양측의 활성영역(90) 및 상기 다이오드 영역(80)의 표면에 산화막(109)을 형성한다. 상기 산화막(109)은 열산화막으로 형성할 수 있다. 즉, 상기 산화막(109)은 상기 게이트들(107a,107b,107c)을 패터닝한 후에, 열산화공정을 수행하여 형성할 수 있다.

이어서, 상기 포토다이오드들(113,114) 상부에 적층된 블로킹 패턴(125a) 및 스페이서 절연 패턴(127a)과, 상기 제1 저농도 확산층(117a)과 인접한 상기 제1 게이트(107a)의 일측벽 및 상기 제2 및 제3 게이트들(107b,107c)의 측벽들에 측벽스페이서(129)를 형성한다. 상기 블로킹 패턴(125a)은 실리콘산화막에 비하여 금속원소의 확산계수가 낮은 절연막으로 형성한다. 예를 들면, 실리콘질화막으로 형성하는 것이 바람직하다. 상기 스페이서 절연 패턴(127a)은 CVD 실리콘산화막으로 형성할 수 있다. 상기 블로킹 패턴(125a), 상기 스페이서 절연 패턴(127a) 및 상기 측벽 스페이서(129)는 상술한 일 실시예와 동일한 방법들로 형성할 수 있다.

상기 블로킹 패턴(125a), 스페이서 절연 패턴(127a) 및 측벽스페이서(129)를 마스크로 사용하여 불순물 이온들을 주입하여 제1 고농도 확산층(118a) 및 제2 고농도 확산층(118b)을 형성한다. 상기 제1 저농도 및 제1 고농도 확산층들(117a,118a)은 부유확산층(119)을 구성하고, 상기 제2 저농도 및 제2 고농도 확산층들(117b,118b)은 불순물확산층(120)을 구성한다. 상기 부유확산층(119) 및 상기 불순물확산층(120)은 상술한 일실시예와 동일한 방법들로 형성할 수 있다.

상기 스페이서 절연 패턴(127a), 제1 게이트(107a) 및 부유확산층(119)을 덮는 실리사이드 방지 패턴(131)을 형성한다. 상기 실리사이드 방지 패턴(131)은 CVD 실리콘산화막으로 형성할 수 있다. 이어서, 상기 불순물확산층(120)의 표면에 금속실리사이드막(135)을 형성한다.

계속해서 도 12를 참조하면, 상기 금속실리사이드막(135)을 갖는 반도체기판(101) 전면 상에 버퍼절연막(148) 및 색비 조절막(150)을 차례로 형성한다. 상기 색비 조절막(150)은 이미지 센서에 입사되는 빛들 중 색광(colored light)의 3원색인 블루, 그린 및 레드의 감도(sensitivity)들 간의 비율인 색비들을 조절할 수 있는 절연막으로 형성한다. 예를 들면, 실리콘질화막으로 형성하는 것이 바람직하다. 상기 색비 조절막(150)은 블루/그린의 색비와 레드/그린의 색비 간의 차이가 최소화된 두께로 형성하는 것이 바람직하다. 상기 버퍼절연막(148)은 상기 색비 조절막(150) 및 상기 금속실리사이드막(135) 간의 스트레스를 완충하는역활을 할 수 있다. 상기 버퍼절연막(148)은 생략될 수 있다.

상기 색비 조절막(150)으로 인하여, 이미지 센서로 구현되는 영상의 색 선명도를 향상시킬 수 있다.

상기 색비 조절막(150) 상에 적어도 하나의 층간절연막(152,154)을 형성한다. 도 12에서는, 제1 및 제2 층간절연막들(152,154)이 도시되어 있다. 제2 층간절연막(154)을 형성하기 전에, 상기 제1 층간절연막(152) 상에 상기 부유확산층(119) 및 상기 제3 게이트(107c)를 전기적으로 접속시키는 배선(미도시함)을 형성할 수 있다. 상기 배선의 일부분은 상기 제1 층간절연막(152), 상기 색비 조절막(150), 상기 버퍼절연막(148), 상기 실리사이드 방지 패턴(127a) 및 상기 산화막(109)을 관통하여 상기 부유확산층(119)에 접속할 수 있다. 상기 배선의 다른 부분은 상기 제1 층간절연막(152), 상기 색비 조절막(150) 및 상기 버퍼절연막(148)을 관통하여 상기 제3 게이트(107c)와 접속할 수 있다.

상기 제2 층간절연막(154) 상에 도 9의 페시베이션막(156)을 형성한다. 상기 페시베이션막(156)은 상기 이미지 센서를 외부의 수분등과 같은 오염원으로 부터 보호하는 역활을 한다. 상기 페시베이션막(156)은 실리콘 질화막으로 형성할 수 있다.

본 발명의 제1 실시예 및 제2 실시예에 따른 이미지 센서의 제조방법에 있어서, 서로 대응하는 구성요소들은 동일한 물질 및 동일한 방법들로 형성할 수 있다.

상술한 바와 같이, 본 발명에 따른 이미지 센서는 포토다이오드들 상부에 블로킹 패턴이 배치된다. 상기 블로킹 패턴은 금속원소의 오염으로 부터 상기 포토다이오드들을 보호한다. 따라서, 종래의 금속오염원으로 야기되는 다크 결함을 최소화할 수 있다.

또한, 본 발명에 따른 이미지 센서는 상기 포토다이오드들 상부에 색비 조절막을 구비한다. 상기 색비 조절막은 색광 3원색인 블루, 그린 및 레드의 감도들 간의 색비를 조절한다. 특히, 상기 색비 조절막은 블루/그린의 색비와 레드/그린의 색비 간의 차이를 최소화할 수 있다. 그 결과, 상기 이미지 센서로 구현되는 영상의 색 선명도를 향상시킬 수 있다.

Claims

제1 도전형의 기판의 소정영역에 형성되되, 상기 기판의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드;

상기 제2 도전형의 포토다이오드 일측의 상기 기판 상에 배치된 게이트;

상기 제2 도전형의 포토다이오드에 대향된 상기 게이트의 타측의 기판 내에 형성된 부유확산층;

상기 제2 도전형의 포토다이오드와 상기 기판의 표면 사이에 개재된 제1 도전형의 포토다이오드; 및

상기 제2 도전형의 포토다이오드 상에 배치된 블로킹 패턴을 포함하되, 상기 블로킹 패턴은 실리콘 산화막에 비하여 금속원소들의 확산계수가 낮은 절연막으로 이루어지는 것을 특징으로 하는 이미지 센서.
제 1 항에 있어서,

상기 블로킹 패턴 및 상기 기판 사이에 개재된 산화막을 더 포함하는 것을 특징으로 하는 이미지 센서.
제 1 항에 있어서,

상기 블로킹 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 이미지 센서.
제 1 항에 있어서,

상기 블로킹 패턴, 상기 게이트 및 상기 부유확산층을 덮는 실리사이드 방지 패턴; 및

상기 실리사이드 방지 패턴 상에 형성된 색비 조절막(color-ratio control layer)을 더 포함하는 것을 특징으로 하는 이미지 센서.
제 4 항에 있어서,

상기 색비 조절막은 블루/그린의 색비(blue/green color-ratio)와 레드/그린의 색비(red/green color-ratio)의 차이가 최소인 두께인 것을 특징으로 하는 이미지 센서.
제 4 항에 있어서,

상기 색비 조절막은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 이미지 센서.
제1 도전형의 기판에 형성되어 다이오드 영역 및 활성영역을 한정하는 소자분리막;

상기 다이오드 영역에 형성되되, 상기 기판의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드;

상기 제2 도전형의 포토다이오드 및 상기 기판의 표면 사이에 개재된 제1 도전형의 포토다이오드;

상기 제2 도전형의 포토다이오드와 인접한 상기 활성영역 상에 배치된 제1 게이트;

상기 제1 게이트와 소정간격 이격되어 상기 활성영역 상에 형성되되, 서로 이격되어 순차적으로 형성된 제2 게이트 및 제3 게이트;

상기 제1 게이트 및 제2 게이트 사이의 활성영역에 형성된 부유확산층;

상기 제2 도전형의 포토다이오드 상에 배치된 블로킹 패턴;

상기 블로킹 패턴, 제1 게이트 및 부유확산층을 덮는 실리사이드 방지 패턴; 및

상기 실리사이드 방지 패턴 상에 배치된 색비 조절막을 포함하되, 상기 블로킹 패턴은 실리콘산화막에 비하여 금속원소의 확산계수가 낮은 절연막인 것을 특징으로 하는 이미지 센서.
제 7 항에 있어서,

상기 블로킹 패턴 및 상기 기판 사이에 개재된 산화막을 더 포함하는 것을 특징으로 하는 이미지 센서.
제 7 항에 있어서,

상기 블로킹 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 이미지 센서.
제 7 항에 있어서,

상기 제3 게이트 양측의 활성영역 표면에 형성된 금속실리사이드막을 더 포함하되, 상기 색비 조절막은 연장되어 상기 제2 게이트, 제3 게이트 및 금속실리사이드막을 덮는 것을 특징으로 하는 이미지 센서.
제 10 항에 있어서,

상기 색비 조절막과 상기 실리사이드 방지 패턴 사이, 상기 색비 조절막과 상기 금속실리사이드막 사이와, 상기 색비 조절막과 상기 제2 및 제3 게이트들 사이에 개재된 버퍼절연막을 더 포함하는 것을 특징으로 하는 이미지 센서.
제 7 항에 있어서,

상기 부유확산층과 인접한 상기 제1 게이트의 일측벽과, 상기 제2 및 제3 게이트들의 양측벽들에 배치된 측벽 스페이서를 더 포함하는 것을 특징으로 하는 이미지 센서.
제 12 항에 있어서,

상기 블로킹 패턴 및 상기 산화막 사이에 개재된 스페이서 절연 패턴을 더 포함하되, 상기 측벽 스페이서는 적층된 상기 제1 및 제2 스페이서로 구성되고, 상기 제1 스페이서는 상기 블로킹 패턴과 동일한 물질의 "L" 자형태이며, 상기 제2 스페이서는 상기 스페이서 절연 패턴과 동일한 물질인 것을 특징으로 하는 이미지 센서.
제 7 항에 있어서,

상기 색비 조절막은 블루/그린의 색비(blue/green color-ratio)와 레드/그린의 색비(red/green color-ratio)의 차이가 최소인 두께인 것을 특징으로 하는 이미지 센서.
제 7 항에 있어서,

상기 색비 조절막은 실리콘질화막으로 이루어지는 것을 특징으로 하는 이미지 센서.
제 7 항에 있어서,

상기 색비 조절막 상에 형성된 적어도 하나의 층간절연막; 및

상기 층간절연막 상에 형성된 패시베이션막을 더 포함하는 것을 특징으로 하는 이미지 센서.
제1 도전형의 기판의 소정영역에 상기 기판의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드, 상기 기판의 표면과 상기 제2 도전형의 포토다이오드 사이에 개재된 제1 도전형의 포토다이오드 및 상기 제2 도전형의 포토다이오드 일측의 기판 상에 게이트를 형성하는 단계;

상기 제2 도전형의 포토다이오드에 대향된 상기 게이트 일측의 기판에 부유확산층을 형성하는 단계; 및

상기 제2 도전형의 포토다이오드 상에 블로킹 패턴을 형성하는 단계를 포함하되, 상기 블로킹 패턴은 실리콘산화막에 비하여 금속원소들의 이동도가 낮은 절연막으로 형성하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 17 항에 있어서,

상기 블로킹 패턴을 형성하기 전에,

상기 게이트 양측의 기판 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 17 항에 있어서,

상기 블로킹막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 17 항에 있어서,

상기 블로킹 패턴을 형성한 후에,

상기 블로킹 패턴, 게이트 및 부유확산층을 덮는 실리사이드 방지 패턴을 형성하는 단계; 및

상기 실리사이드 방지 패턴 상에 색비 조절막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 20 항에 있어서,

상기 색비 조절막은 블루/그린의 색비(blue/green color-ratio)와 레드/그린의 색비(red/green color-ratio)의 차이가 최소인 두께로 형성하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 20 항에 있어서,

상기 색비 조절막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 이미지 센서의 형성방법.
제1 도전형의 기판에 다이오드 영역 및 활성영역을 한정하는 소자분리막을 형성하는 단계;

상기 다이오드 영역에 상기 기판의 표면으로 부터 소정의 깊이를 갖는 제2 도전형의 포토다이오드 및 상기 제2 도전형의 포토다이오드 및 상기 기판의 표면 사이에 개재된 제1 도전형의 포토다이오드를 형성하는 단계;

상기 활성영역 상에 제1, 제2 및 제3 게이트들을 소정간격 이격시켜 순차적으로 형성하되, 상기 제1 게이트는 상기 다이오드 영역에 인접한 활성영역 상에 형성하는 단계;

상기 제1 및 제2 게이트들 사이의 활성영역에 부유확산층을 형성하는 단계;

상기 제2 도전형의 포토다이오드 상에 블로킹 패턴을 형성하는 단계;

상기 블로킹 패턴, 제1 게이트 및 부유확산층을 덮는 실리사이드 방지 패턴을 형성하는 단계; 및

상기 실리사이드 방지 패턴을 갖는 기판 전면에 색비 조절막을 형성하는 단계를 포함하되, 상기 블로킹 패턴은 실리콘 산화막에 비하여 금속원소의 확산계수가 낮은 절연막으로 형성하는 것을 특징으로 이미지 센서의 형성방법.
제 23 항에 있어서,

상기 블로킹 패턴을 형성하기 전에,

상기 다이오드 영역 및 활성영역 상에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 23 항에 있어서,

상기 블로킹 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 23 항에 있어서,

상기 실리사이드 방지 패턴을 형성한 후에,

상기 제3 게이트 양측의 활성영역 표면에 금속실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 23 항에 있어서,

상기 색비 조절막을 형성하기 전에,

상기 실리사이드 방지 패턴을 갖는 반도체기판 전면에 버퍼절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 23 항에 있어서,

상기 블로킹 패턴을 형성하는 단계는,

상기 포토다이오드들, 게이트들 및 부유확산층을 갖는 기판 전면 상에 블로킹막을 형성하는 단계; 및

상기 블로킹막을 선택적으로 이방성 식각하여 상기 제2 도전형의 포토다이오드 상에 배치된 상기 블로킹 패턴과, 상기 부유확산층과 인접한 상기 제1 게이트의 일측벽 및 상기 제2 및 제3 게이트들 양측벽에 배치된 측벽스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 28 항에 있어서,

상기 이방성 식각하기 전에,

상기 블로킹막 상에 스페이서막을 형성하는 단계를 더 포함하되, 상기 이방성 식각하는 단계는 상기 스페이서막 및 블로킹막을 연속적으로 선택적 이방성 식각하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 23 항에 있어서,

상기 색비 조절막은 블루/그린의 색비(blue/green color-ratio)와 레드/그린의 색비(red/green color-ratio)의 차이가 최소인 두께로 형성하는 것을 특징으로 하는 이미지 센서의 형성방법.
제 23 항에 있어서,

상기 색비 조절막을 형성한 후에,

상기 색비 조절막을 갖는 반도체기판 상에 적어도 하나의 층간절연막을 형성하는 단계; 및

상기 층간절연막 상에 페시베이션막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성방법.