KR20030096669A - method for manufacturing gate in semiconductor memory device - Google Patents
method for manufacturing gate in semiconductor memory device Download PDFInfo
- Publication number
- KR20030096669A KR20030096669A KR1020020033652A KR20020033652A KR20030096669A KR 20030096669 A KR20030096669 A KR 20030096669A KR 1020020033652 A KR1020020033652 A KR 1020020033652A KR 20020033652 A KR20020033652 A KR 20020033652A KR 20030096669 A KR20030096669 A KR 20030096669A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- mask
- photoresist
- etching
- film
- Prior art date
Links
Classifications
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47C—CHAIRS; SOFAS; BEDS
- A47C9/00—Stools for specified purposes
- A47C9/02—Office stools not provided for in main groups A47C1/00, A47C3/00 or A47C7/00; Workshop stools
- A47C9/025—Stools for standing or leaning against, e.g. in a semi-standing or half-seated position
Abstract
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 고집적 트랜지스터의 게이트 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of manufacturing a gate of a highly integrated transistor.
반도체 메모리 장치가 고집적화됨에 따라 트랜지스터의 게이트 패턴 또한 그 면적이 점차 축소되는데, 이처럼 게이트 면적이 줄어듦에 따라 게이트 전극의 저항이 증가되어 트랜지스터의 동작 속도를 저하시키게 된다. 따라서, 본 분야에서는 저항이 낮은 도전 물질을 이용하여 게이트 전극을 형성함으로써, 트랜지스터의 동작 속도를 개선시키고 있다. 최근에는 게이트 전극의 저항을 감소시키기 위한 저저항 물질로서, 예컨대 텅스텐(W), 티타늄(Ti) 또는 탄탈륨(Ta)등의 금속과 실리콘의 화합물인 실리사이드막이 주로 이용되고 있다.As the semiconductor memory device is highly integrated, the gate pattern of the transistor is also gradually reduced. As the gate area is reduced, the resistance of the gate electrode is increased to decrease the operation speed of the transistor. Therefore, in this field, the gate electrode is formed using a conductive material having a low resistance, thereby improving the operation speed of the transistor. Recently, as a low-resistance material for reducing the resistance of the gate electrode, a silicide film, which is a compound of a metal and silicon such as tungsten (W), titanium (Ti) or tantalum (Ta), is mainly used.
도 1a 및 도 1b는 종래 방법에 따른 반도체 장치의 게이트 제조 방법을 나타낸다.1A and 1B show a method of manufacturing a gate of a semiconductor device according to the conventional method.
도 1a를 참조하면, 소자분리막에 의해 활성 영역과 비활성 영역이 구분되어 있는 반도체 기판(도시되지 않음) 상부에 게이트 폴리실리콘막(10) 및 텅스텐 실리사이드막(12)을 차례로 형성한다. 여기서, 상기 텅스텐 실리사이드막 이외에 티타늄 실리사이드막 또는 탄탈륨 실리사이드막을 형성할 수도 있다.Referring to FIG. 1A, a gate polysilicon layer 10 and a tungsten silicide layer 12 are sequentially formed on a semiconductor substrate (not shown) in which an active region and an inactive region are separated by an isolation layer. Here, a titanium silicide film or a tantalum silicide film may be formed in addition to the tungsten silicide film.
이어서, 상기 텅스텐 실리사이드막(12) 상부에, 상기 텅스텐 실리사이드막(12)을 패터닝하기 위한 마스크막(14)을 형성한다. 이때, 상기 마스크막(14)은 PEOX, SiON, SiN등과 같은 절연막을 증착하여 형성한다. 그리고 나서, 상기 마스크막(14)이 형성되어 있는 반도체 기판 상부에 감광막을 전면 도포한 뒤, 레티클을 이용하여 도시된 바와 같은 감광막 패턴(16)을 형성한다.Subsequently, a mask film 14 for patterning the tungsten silicide film 12 is formed on the tungsten silicide film 12. In this case, the mask layer 14 is formed by depositing an insulating film such as PEOX, SiON, SiN, or the like. Then, the photoresist film is entirely coated on the semiconductor substrate on which the mask film 14 is formed, and then the photoresist pattern 16 as shown is formed using a reticle.
그러나, 반도체 메모리 장치의 디지인룰이 축소됨에 따라 하부 물질막을 식각하기 위한 감광막 패턴간의 피치(pitch)가 줄어들게 되나, 포토장비의 한계성으로 인해 참조부호 "A"와 같은 스컴성 브리지가 감광막 패턴사이에 군데군데 형성된다. 이러한 스컴성 브리지로 인해 야기되는 문제점은 하기의 도 1b를 참조하여 설명하고자 한다.However, as the digital rule of the semiconductor memory device is reduced, the pitch between the photoresist patterns for etching the lower material layer decreases. It is formed in several places. Problems caused by such scumber bridges will be described with reference to FIG. 1B below.
도 1b를 참조하면, 상기 스컴성 브리지가 형성되어 있는 감광막 패턴(16)을식각마스크로 이용하여 하부의 마스크막(14)을 건식식각한다. 상기 마스크막(14)을 식각하기 위한 에천트로서는 CHF3, CF4, Ar 및 O2로 구성된 가스가 사용되는데, 상기 가스들로 구성된 에천트는 상기 감광막(16)에 대한 식각선택비가 높아 감광막 패턴 사이에 존재하는 스컴성 브리지를 제거하지 못하게 된다. 그 결과, 스컴성 브리지가 존재하지 않는 영역의 마스크막은 하부의 텅스텐 실리사이드막(12)이 노출될때까지 완전히 건식식각된다. 그러나, 스컴성 브리지가 형성되어 있는 영역, 즉 상기 도 1a의 참조부호 "A"영역에서는 상기 스컴성 브리지가 식각진행을 방해하여 참조부호 "B"로 나타낸 것과 같은 마스크막이 식각되지 않는 문제점이 있다.Referring to FIG. 1B, the lower mask layer 14 is dry-etched using the photosensitive film pattern 16 having the scum bridge formed thereon as an etching mask. As an etchant for etching the mask layer 14, a gas composed of CHF 3, CF 4, Ar, and O 2 is used. An etchant composed of the gases is present between the photoresist patterns due to a high etching selectivity with respect to the photoresist layer 16. It is not possible to remove the scum bridge. As a result, the mask film in the region where no scum bridge is present is completely etched until the lower tungsten silicide film 12 is exposed. However, there is a problem in that a mask film such as indicated by reference numeral "B" is not etched in the region where the scum bridge is formed, that is, the region "A" of FIG. .
이처럼, 마스크막이 식각되지 않으면 하부의 텅스텐 실리사이드를 패터닝하기 위한 식각마스크로서 기능하지 못하게 되어 결국, 트랜지스터의 게이트 전극을 형성할 수 없게 된다.As such, when the mask layer is not etched, the mask layer may not function as an etching mask for patterning the lower tungsten silicide, resulting in the inability to form the gate electrode of the transistor.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치의 게이트 제조 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a gate of a semiconductor memory device that can solve the above-described conventional problems.
본 발명의 다른 목적은, 감광막의 스컴성 브리지로 인해 하부막이 언에치되는 문제점을 해소할 수 있는 반도체 메모리 장치의 게이트 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a gate of a semiconductor memory device that can solve the problem that the lower layer is unetched due to the scum bridge of the photosensitive layer.
상기한 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상부에 폴리실리콘막, 금속 실리사이드막 및 상기 금속 실리사이드막을 식각하기 위한 식각마스크로서 패터닝되어질 마스크막을 차례로 형성하는 단계와; 상기 마스크막 상부에 감광막을 도포한 뒤, 이를 노광 및 현상하여 상기 마스크막을 식각하기 위한 감광막 패턴으로 패터닝하는 단계와; 상기 감광막에 대한 식각선택비가 낮은 식각에천트를 사용하여 상기 감광막 패턴 사이의 스컴성 브리지를 제거하기 위한 브레이크스루 단계 공정을 실시하는 단계와; 상기 브레이크스루 스텝 공정을 실시한 후, 상기 감광막 패턴을 이용하여 상기 마스크막을 식각하는 주 식각공정을 실시하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 게이트 제조 방법을 제공한다.In order to achieve the above object, in the present invention, forming a polysilicon film, a metal silicide film and a mask film to be patterned as an etching mask for etching the metal silicide film on top of the semiconductor substrate; Applying a photoresist layer on the mask layer, and then exposing and developing the photoresist layer to pattern the photoresist pattern for etching the mask layer; Performing a breakthrough step process for removing scum bridges between the photoresist patterns by using an etchant having a low etching selectivity with respect to the photoresist; And after performing the break-through step process, performing a main etching process of etching the mask layer using the photoresist pattern.
도 1a 및 도 1b는 종래 방법에 따른 반도체 메모리 장치의 게이트 제조 방법을 나타내는 단면도들이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a gate of a semiconductor memory device according to a conventional method.
도 2a 및 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 게이트 제조 방법을 나타내는 단면도들이다.2A and 2C are cross-sectional views illustrating a method of manufacturing a gate of a semiconductor memory device according to an embodiment of the present invention.
이하에서는 본 발명의 실시 예에 따른 반도체 메모리 장치의 게이트 제조방법이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 층은 동일한 참조부호로서 나타나 있다.Hereinafter, a method of manufacturing a gate of a semiconductor memory device according to an embodiment of the present invention will be described with reference to the accompanying drawings. Although shown in different figures, the same to similar layers are shown with the same reference numerals.
도 2a 및 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 게이트 제조 방법을 나타내는 단면도들이다.2A and 2C are cross-sectional views illustrating a method of manufacturing a gate of a semiconductor memory device according to an embodiment of the present invention.
먼저, 도 2a를 참조하면, 소자분리막에 의해 활성 영역과 비활성 영역이 구분되어 있는 반도체 기판(도시되지 않음) 상부에 게이트 폴리실리콘막(100) 및 텅스텐 실리사이드막(102)을 차례로 형성한다. 여기서, 상기 텅스텐 실리사이드막 이외에 티타늄 실리사이드막 또는 탄탈륨 실리사이드막을 형성할 수도 있다.First, referring to FIG. 2A, a gate polysilicon layer 100 and a tungsten silicide layer 102 are sequentially formed on a semiconductor substrate (not shown) in which an active region and an inactive region are separated by an isolation layer. Here, a titanium silicide film or a tantalum silicide film may be formed in addition to the tungsten silicide film.
그리고 나서, 상기 텅스텐 실리사이드막(102) 상부에, 상기 텅스텐 실리사이드막(102)을 게이트 전극으로 패터닝하기 위한 마스크막(104)을 증착한다. 여기서,상기 마스크막(104)으로서는, PEOX, SiON, SiN등과 같은 절연막이 이용될 수 있다. 그리고, 상기 마스크막(104)이 형성되어 있는 반도체 기판 상부에 감광막을 전면 도포한 뒤, 레티클을 적용하고 노광 및 현상함으로써, 복수개의 감광막 패턴(106)을 형성한다.Then, a mask film 104 for patterning the tungsten silicide film 102 as a gate electrode is deposited on the tungsten silicide film 102. Here, an insulating film such as PEOX, SiON, SiN, or the like may be used as the mask film 104. The entire photoresist film is applied over the semiconductor substrate on which the mask film 104 is formed, and then a plurality of photoresist patterns 106 are formed by applying a reticle, exposing and developing the photoresist film.
이때, 포토장비의 한계성으로 인해 감광막 패턴 사이에 스컴성 브리지가 군데군데 형성되는데, 예컨대, 감광막 패턴(106a)과 감광막 패턴(106b) 사이에 스컴성 브리지(참조부호 "C")가 형성되었다고 가정하자.At this time, due to the limitations of the photo equipment, scum bridges are formed in several places between the photoresist patterns. For example, it is assumed that scum bridges (reference numeral “C”) are formed between the photoresist pattern 106a and the photoresist pattern 106b. lets do it.
종래에는 감광막 패턴 사이에 상기와 같은 스컴성 브리지가 형성되어 있는 상태에서 마스크막을 패터닝하기 위한 식각공정을 그대로 실시함으로써, 상기 스컴성 브리지 영역에서는 마스크막이 식각되지 않는 문제점이 있었다. 따라서, 본 발명에서는 상기 스컴성 브리지를 완전히 제거한 후, 후속의 마스크막 식각공정을 실시하게 되는데, 하기의 도 2b를 통해 보다 상세한 스컴성 브리지 제거 방법이 설명된다.Conventionally, by performing the etching process for patterning the mask film while the scum bridge is formed between the photosensitive film patterns, the mask film is not etched in the scum bridge area. Accordingly, in the present invention, after the scum-like bridge is completely removed, a subsequent mask film etching process is performed. A more detailed scum-like bridge removing method is described below with reference to FIG. 2B.
도 2b를 참조하면, 상기 스컴성 브리지가 형성되어 있는 감광막 패턴(106)에, 상기 감광막(106)에 대한 식각선택비가 낮은 에천트를 사용한 브레이크스루 단계(breakthrough step) 공정(108)을 실시한다. 상기 브레이크스루 단계 공정을 실시함으로 인해 상기 마스크 패턴(106a)과 마스크 패턴(106b) 사이에 존재하는 스컴성 브리지가 완전히 제거된다.Referring to FIG. 2B, a breakthrough step process 108 using an etchant having a low etching selectivity with respect to the photosensitive film 106 is performed on the photosensitive film pattern 106 on which the scum-shaped bridge is formed. . By performing the breakthrough step process, scum bridges existing between the mask pattern 106a and the mask pattern 106b are completely removed.
이때, 상기 브레이크스루 단계 공정에 사용되는 식각에천트로서는 CF4, O2 및 Ar으로 이루어진 가스가 사용된다. 상기 브레이크스루 단계 공정시 상기 CF4 가스는 약 30∼50sccm(standard cubic centimeter per minute), O2 가스는 약 9∼20sccm, 그리고 Ar가스는 약 400∼500sccm의 유량을 유지하도록 한다. 그리고, 챔버내 압력은 대략 150∼175mT으로 유지하고, 챔버내 전력은 대략 300∼600W 로 유지하는 것이 바람직하다.At this time, as an etching etchant used in the break-through step process, a gas composed of CF 4, O 2 and Ar is used. In the breakthrough step, the CF4 gas maintains a flow rate of about 30-50 sccm (standard cubic centimeter per minute), O2 gas of about 9-20 sccm, and Ar gas of about 400-500 sccm. The chamber pressure is preferably maintained at about 150 to 175 mT, and the chamber power is maintained at about 300 to 600 W.
도 2c를 참조하면, 상기 브레이크스루 단계 공정으로 인해 스컴성 브리지가 완전히 제거된 감광막 패턴(106)을 이용한 주 식각공정(110)을 실시하여 하부의 마스크막을 건식식각한다. 상기 건식식각 공정 결과, 마스크 막이 식각되지 않은 곳이 없는 완전한 형태의 마스크막 패턴(104a)이 형성된다.Referring to FIG. 2C, the main mask process 110 using the photosensitive film pattern 106 from which the scum bridge is completely removed by the breakthrough step process is performed to dry-etch the lower mask film. As a result of the dry etching process, a complete mask layer pattern 104a is formed in which the mask layer is not etched.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 상기 공정들의 순서 및 막 재질 또는 형상을 변경할 수 있음은 물론이다.In the above description, the embodiments of the present invention have been described with reference to the drawings, for example. However, it will be apparent to those skilled in the art that the present invention may be variously modified or changed within the scope of the technical idea of the present invention. . For example, if the matters are different, the order of the processes and the film material or shape may be changed.
상기한 바와 같이, 본 발명에서는 하부막에 대한 식각마스크로서 기능하는 감광막 패턴 사이에 존재하는 스컴성 브리지를 제거하기 위하여, 상기 감광막에 대한 식각선택비가 낮은 에천트를 이용한 브레이크스루 단계 공정을 실시한다. 이처럼, 하부막을 패터닝하기 위한 메인 식각공정을 실시하기 전에 상기 브레이크스루 단계 공정을 실시함으로써, 스컴성 브리지로 인해 하부막이 식각되지 않는 문제를해소할 수 있게 된다.As described above, in the present invention, a breakthrough step using an etchant having a low etching selectivity for the photosensitive film is performed to remove scum bridges between the photosensitive film patterns serving as an etching mask for the lower layer. . As such, by performing the breakthrough step process before performing the main etching process for patterning the lower layer, it is possible to solve the problem that the lower layer is not etched due to the scum bridge.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020033652A KR20030096669A (en) | 2002-06-17 | 2002-06-17 | method for manufacturing gate in semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020033652A KR20030096669A (en) | 2002-06-17 | 2002-06-17 | method for manufacturing gate in semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20030096669A true KR20030096669A (en) | 2003-12-31 |
Family
ID=32387280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020033652A KR20030096669A (en) | 2002-06-17 | 2002-06-17 | method for manufacturing gate in semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20030096669A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101033354B1 (en) * | 2008-10-23 | 2011-05-09 | 주식회사 동부하이텍 | Method for Forming Fine Patten of Semiconductor Device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227873A (en) * | 1995-02-21 | 1996-09-03 | Nec Corp | Manufacture of semiconductor device |
JPH10172960A (en) * | 1996-12-12 | 1998-06-26 | Sony Corp | Ashing method |
KR20000045430A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Fabrication method of semiconductor device |
KR20010064971A (en) * | 1999-12-20 | 2001-07-11 | 윤종용 | Method for forming pattern in semiconductor processing |
-
2002
- 2002-06-17 KR KR1020020033652A patent/KR20030096669A/en not_active Application Discontinuation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227873A (en) * | 1995-02-21 | 1996-09-03 | Nec Corp | Manufacture of semiconductor device |
JPH10172960A (en) * | 1996-12-12 | 1998-06-26 | Sony Corp | Ashing method |
KR20000045430A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Fabrication method of semiconductor device |
KR20010064971A (en) * | 1999-12-20 | 2001-07-11 | 윤종용 | Method for forming pattern in semiconductor processing |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101033354B1 (en) * | 2008-10-23 | 2011-05-09 | 주식회사 동부하이텍 | Method for Forming Fine Patten of Semiconductor Device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10199864A (en) | Method of etching antireflection film | |
US5902133A (en) | Method of forming a narrow polysilicon gate with i-line lithography | |
KR20030096669A (en) | method for manufacturing gate in semiconductor memory device | |
KR100489350B1 (en) | Method for fabricating gate electrode of semiconductor device | |
KR20040057502A (en) | A forming method of pattern of semiconductor device using ArF photolithography | |
JP2008159717A (en) | Etching method | |
KR20040057641A (en) | Method for forming salicide of semiconductor device | |
KR100257770B1 (en) | Method for forming fine conduction film of semiconductor device | |
KR100955926B1 (en) | Method for forming metal line of semiconductor device | |
KR100956596B1 (en) | Method of forming fine gate for semiconductor device | |
JPH07135198A (en) | Etching | |
KR20010060984A (en) | Manufacturing method for contact hole in semiconductor device | |
KR20010003698A (en) | Forming method for metal line of semiconductor device | |
KR20030091452A (en) | Method of forming pattern inhibiting pitting effect | |
KR100955921B1 (en) | Method for forming salicide of semiconductor device | |
KR20060011021A (en) | Method for fabricating semiconductor device | |
KR20030058629A (en) | Manufacturing method for semiconductor device | |
JPH04155816A (en) | Manufacture of semiconductor device | |
KR20020052842A (en) | Method for forming photoresist pattern through plasma ashing | |
KR20050064265A (en) | Method of patterning insulating layer for semiconductor device | |
KR20050010147A (en) | Method of forming gate electrode in semiconductor device | |
KR20010061546A (en) | Method for contact etching in ferroelectric memory device | |
KR20030002835A (en) | Method for etching semiconductor device using high selective ratio | |
KR20040001845A (en) | Method for forming pattern of semiconductor device | |
KR20010001964A (en) | Method of forming a contact hole in a semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |