KR20030095574A - Connecting method between bump of semiconductor package and copper circuit pattern and bump structure of semiconductor package therefor - Google Patents
Connecting method between bump of semiconductor package and copper circuit pattern and bump structure of semiconductor package therefor Download PDFInfo
- Publication number
- KR20030095574A KR20030095574A KR1020020032848A KR20020032848A KR20030095574A KR 20030095574 A KR20030095574 A KR 20030095574A KR 1020020032848 A KR1020020032848 A KR 1020020032848A KR 20020032848 A KR20020032848 A KR 20020032848A KR 20030095574 A KR20030095574 A KR 20030095574A
- Authority
- KR
- South Korea
- Prior art keywords
- bump
- semiconductor package
- circuit pattern
- copper foil
- plating
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Chemically Coating (AREA)
Abstract
Description
본 발명은 반도체 팩키지의 범프와 동박 회로 패턴 사이의 접속 방법 및, 그를 위한 반도체 팩키지의 범프 구조에 관한 것으로서, 보다 상세하게는 반도페 팩키지의 범프와 기판상의 동박 패턴의 접촉 면적을 확대시킴으로써 달성되는 개선된 접속 방법 및, 그를 위한 범프 구조에 관한 것이다.The present invention relates to a connection method between a bump of a semiconductor package and a copper foil circuit pattern, and a bump structure of a semiconductor package therefor. More specifically, the present invention is achieved by enlarging a contact area between a bump of a semiconductor package and a copper pattern on a substrate. An improved connection method and a bump structure therefor.
반도체 팩키지 제조 분야에서, 폴리이미드 테이프와 같은 필름상에 형성된 구리 재료의 회로 패턴과, 범프를 이용한 플립칩 반도체 팩키지가 공지되어 있다. 플립칩 팩키지는 칩의 상면에 형성된 전극상에 범프를 형성하고 상기 범프와 외부 회로를 연결하는 것으로서 칩의 크기가 매우 작고 별도의 엔캡슐레이션(encapsulation)이 없이 사용되는 패키지이다. 이러한 반도체 팩키지는 제조가 용이하고 취급이 편리하며, 전기적 특성이 향상되고 팩키지의 크기가 경박단소화질 수 있다는 장점을 가지고 있다.In the field of semiconductor package manufacture, flip chip semiconductor packages using bumps and circuit patterns of copper materials formed on films such as polyimide tape are known. The flip chip package forms bumps on an electrode formed on an upper surface of the chip and connects the bumps to an external circuit. The flip chip package is a package that is very small in size and used without any encapsulation. Such a semiconductor package has advantages in that it is easy to manufacture, easy to handle, and has improved electrical characteristics and a small and light size package.
한편, 플립칩 팩키지는 범프를 형성하기 위해서 전기 도금법을 사용하거나 혹은 무전해 도금법을 사용할 수 있다. 전기 도금법은 스퍼터링으로 시드 층(seed layer)을 형성하고 전기 도금으로 범프를 형성하는 방법으로 비용이 많이 소요되는 단점이 있는 반면에 핀수가 많은 팩키지에 적용될 수 있다는 장점을 가진다. 반면에 무전해 도금법은 포토 마스크 공정이 배제되므로 공정이 간단하고 저가라는 장점을 가지며, 핀수가 적은 팩키지에 적용될 수 있다.Meanwhile, the flip chip package may use an electroplating method or an electroless plating method to form bumps. The electroplating method has a disadvantage in that the seed layer is formed by sputtering and the bump is formed by electroplating. However, the electroplating method can be applied to a package having a large number of pins. On the other hand, the electroless plating method has a merit that the process is simple and inexpensive since the photo mask process is excluded and can be applied to a package having a small number of pins.
통상적으로 사용되는 범프로서 니켈과 금의 재료를 적용한 예를 들 수 있다. 이러한 범프는 팩키지의 패드상에 니켈을 무전해 도금법으로 형성하고 다시 그 위에 치환 도금법으로 금을 도금한 것이다.Examples of commonly used bumps include nickel and gold. These bumps are formed by electroless plating of nickel on a pad of a package, and then plated with gold by substitution plating.
도 1a 및, 도 1b 에 도시된 것은 플립칩 팩키지가 기판상의 동박 패턴에 접합되는 것을 나타내는 설명도이다1A and 1B are explanatory diagrams showing that a flip chip package is bonded to a copper foil pattern on a substrate.
도면을 참조하면, 반도체 팩키지(21)의 저면에는 다수의 범프(22)가 형성되어 있다. 또한 기판(23)에는 구리 재료로 형성된 동박 회로 패턴(24)이 형성되어 있다. 반도체 팩키지(21)를 기판(23)에 실장하려면 비도전성 페이스트(25)를 이용하여 팩키지(21)와 기판(23)을 상호 접착시키게 된다. 즉, 기판(23)상의 소정 부위에 비도전성 페이스트(25)를 도포한 다음에, 반도체 팩키지(21)의 각 범프(22)들이 동박 회로 패턴(24)의 접속 부위에 접촉하도록 가압하게 되면 비도전성 페이스트(25)의 접착력에 의해서 기판(23)과 반도체 팩키지(21)가 상호 접합 상태를 유지하는 것이다.Referring to the drawings, a plurality of bumps 22 are formed on the bottom surface of the semiconductor package 21. Moreover, the copper foil circuit pattern 24 formed from the copper material is formed in the board | substrate 23. As shown in FIG. In order to mount the semiconductor package 21 on the substrate 23, the package 21 and the substrate 23 are bonded to each other using the non-conductive paste 25. That is, after the non-conductive paste 25 is applied to a predetermined portion on the substrate 23, each bump 22 of the semiconductor package 21 is pressed to come into contact with the connection portion of the copper foil circuit pattern 24. The substrate 23 and the semiconductor package 21 maintain the mutually bonded state by the adhesive force of the electrically conductive paste 25.
도 2a 에 도시된 것은 범프의 단면 형상을 확대하여 도시한 단면도이고, 도 2b 에 도시된 것은 범프의 평면도이다.2A is a cross-sectional view showing an enlarged cross-sectional shape of the bump, and FIG. 2B is a plan view of the bump.
도면을 참조하면, 반도체 팩키지(21)의 저면에 배치되는 범프(22)의 표면에는 중앙 부분에 오목부(31)가 형성되고, 그에 따라서 범프(22)의 표면 주변에는 상대적으로 볼록한 볼록부(32)가 형성된다. 따라서, 범프의 오목부(31)는 동박 회로 패턴(24)과 접촉하지 아니하고, 실질적으로 범프(22)와 동박 회로 패턴(24)이 접촉하는 부분은 표면 주변의 볼록부(32)에 한정된다. 또한 오목부(31)에는 비도전성 페이스트가 잔류하여 범프(22)와 동박 회로 패턴(24) 사이의 전기적인 도전 작용을 방해하며, 심지어는 박리 현상의 원인이 되기도 된다. 특히 도 3b 로부터 알 수 있는 바로서, 범프 오목부(31)때문에 가성선으로 표시된 동박 패턴(24)과 범프(22)가 상호 접촉하는 면적은 매우 제한적이 된다.Referring to the drawings, a concave portion 31 is formed in a central portion of a surface of the bump 22 disposed on the bottom surface of the semiconductor package 21, and accordingly, a convex portion (a relatively convex portion around the surface of the bump 22) is formed. 32) is formed. Accordingly, the concave portion 31 of the bump does not contact the copper foil circuit pattern 24, and the portion where the bump 22 and the copper foil circuit pattern 24 contact is substantially limited to the convex portion 32 around the surface. . In addition, non-conductive paste remains in the concave portion 31 to hinder the electrical conduction between the bump 22 and the copper foil circuit pattern 24, and may even cause peeling. In particular, as can be seen from FIG. 3B, the area where the copper foil pattern 24 and the bump 22, which are represented by the pseudo line due to the bump recesses 31, contact each other is very limited.
도 3a 내지 도 3d 에 도시된 것은 도 2a 및, 도 2b 에 도시된 것과 같은 범프를 제조하기 위한 과정을 도시하는 설명도이다.3A to 3D are explanatory diagrams showing a process for manufacturing a bump as shown in FIGS. 2A and 2B.
도 3a 를 참조하면, 알루미늄 패드(17) 및, 상기 패드(17)의 표면을 선택적으로 노출시키고 있는 보호막(18)을 구비한 웨이퍼는 전처리를 받게 된다. 웨이퍼의 전처리는 당해 기술 분야에서 공지된 바와 같이 플라스마 세척, 탈지 및, 수세등을 포함한다. 다음에 도 3b 에 도시된 바와 같이 아염산염 처리를 하게 된다. 아염산염 처리를 수행한 결과로서, 상기 알루미늄 패드(17)상에는 아염산염 핵(41)이 성장하게 된다. 아연산염은 산화 아연과 수산화 나트륨의 용액을 이용하여 이루어진다. 상기 아염산염 핵(41)은 이후에 형성될 니켈 재료의 범프와 알루미늄 패드(17)가 상호 보다 단단하게 접합될 수 있도록 하기 위한 것이다. 도 3c 를 참조하면, 무전해 니켈 도금을 통해서 니켈 범프(42)가 형성된다. 무전해 니켈 도금은 90 내지 95 % 의 니켈과, 5 내지 10 % 의 인(phosphorous)을 구비하여 이루어지며, 1 내지 50 마이크로 미터의 두께로 전착된 이후에 수세 및, 건조 단계를 거치게 된다. 도 3c 에 있어서, 무전해 도금시에 니켈 재료의 중앙부가 오목하게 형성되는 것을 알 수 있다. 이는 알루미늄 패드(17)의 노출 부분에는 보호막(18)이 제거되므로 상대적으로 니켈 도금의 두께가 얇아지기 때문이다. 도 3d 에서는 치환 도금에 의해서 금 도금층(43)이 형성된 것이 도시되어 있다.Referring to FIG. 3A, a wafer having an aluminum pad 17 and a protective film 18 selectively exposing the surface of the pad 17 is subjected to pretreatment. Pretreatment of the wafer includes plasma cleaning, degreasing, washing with water and the like as is known in the art. Subsequently, it is subjected to chlorite treatment as shown in FIG. 3B. As a result of the chlorite treatment, the chlorite nucleus 41 is grown on the aluminum pad 17. Zincates are made using a solution of zinc oxide and sodium hydroxide. The chlorite nucleus 41 is intended to allow the bumps of the nickel material to be formed later and the aluminum pad 17 to be more firmly bonded to each other. Referring to FIG. 3C, nickel bumps 42 are formed through electroless nickel plating. Electroless nickel plating consists of 90 to 95% nickel and 5 to 10% phosphorous, followed by washing and drying after electrodeposition to a thickness of 1 to 50 micrometers. 3C, it can be seen that the center portion of the nickel material is formed concave at the time of electroless plating. This is because the protective film 18 is removed in the exposed portion of the aluminum pad 17, so that the thickness of the nickel plating is relatively thin. In FIG. 3D, the gold plating layer 43 is formed by substitution plating.
도 3a 내지 도 3d 를 통해서 알 수 있는 바와 같이, 종래의 방법을 통해서 이루어진 범프는 중앙 부분이 오목하게 이루어지게 되며, 따라서 도 2a 및, 도 2b 를 통하여 설명된 바와 같이 범프와 동박 회로 패턴상의 접속 불량이 발생한다는 문제점이 있다.As can be seen from Figs. 3a to 3d, bumps made through the conventional method are concave in the center part, and as such are connected to the bumps and the copper foil circuit pattern as described with Figs. 2a and 2b. There is a problem that a defect occurs.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 팩키지의 범프와 동박 회로 패턴 사이의 개선된 접속 방법 및, 그를 위한 반도체 팩키지의 범프 구조를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide an improved connection method between a bump of a semiconductor package and a copper foil circuit pattern, and a bump structure of a semiconductor package therefor.
본 발명의 다른 목적은 기판상의 동박 회로 패턴의 형상을 변경시킴으로써, 그리고 범프의 형상을 변경시킴으로써 범프와 동박 회로 패턴의 접속이 보장될 수 있는 반도체 팩키지의 범프와 동박 회로 패턴 사이의 개선된 접속 방법을 제공하는것이다.Another object of the present invention is an improved connection method between bumps and copper foil circuit patterns of a semiconductor package, by which the bump and copper foil circuit patterns can be ensured by changing the shape of the copper foil circuit pattern on the substrate and by changing the shape of the bump. To provide.
도 1a 및, 도 1b 에 도시된 것은 범프가 형성된 플립칩 팩키지가 기판상의 동박 패턴에 접합되는 것을 나타내는 설명도이다.1A and 1B are explanatory diagrams showing that a flip chip package having bumps is bonded to a copper foil pattern on a substrate.
도 2a 에 도시된 것은 범프의 단면 형상을 확대하여 도시한 단면도이고, 도 3b 에 도시된 것은 범프의 평면도이다.2A is an enlarged cross-sectional view showing a cross-sectional shape of the bump, and FIG. 3B is a plan view of the bump.
도 3a 내지 도 3d 에 도시된 것은 도 2a 및, 도 2b 에 도시된 것과 같은 범프를 제조하기 위한 과정을 도시하는 설명도이다.3A to 3D are explanatory diagrams showing a process for manufacturing a bump as shown in FIGS. 2A and 2B.
도 4a 및, 도 4b 에 도시된 것은 본 발명에 따른 반도체 팩키지의 범프와 동박 회로 패턴의 접속 방법을 설명하는 설명도이다.4A and 4B are explanatory views for explaining a method of connecting the bumps and the copper foil circuit patterns of the semiconductor package according to the present invention.
도 5a 에 도시된 것은 종래의 동박 회포 패턴에 대한 평면도이며, 도 6b 에 도시된 것은 본 발명에 따른 방법을 수행할 수 있도록 구비된 동박 회로 패턴의 평면도이다.5A is a plan view of a conventional copper foil cloth pattern, and FIG. 6B is a plan view of a copper foil circuit pattern provided to perform a method according to the present invention.
도 6a 내지 도 6d 에 도시된 것은 본 발명의 실시예에 관한 것이며, 범프와 동박 회로 패턴의 접속 방법을 수행할 수 있는 범프를 제조하는 방법에 관한 것이다.6A to 6D relate to an embodiment of the present invention, and to a method of manufacturing a bump capable of performing a method of connecting a bump and a copper foil circuit pattern.
도 7 에 도시된 것은 도 6a 내지 도 6d 를 참조하여 설명된 방법에 의해 형성된 범프를 구비하는 반도체 팩키지가 기판의 동박 회로 패턴에 접촉하는 것을 나타낸 설명도이다.7 is an explanatory diagram showing that a semiconductor package having bumps formed by the method described with reference to FIGS. 6A to 6D is in contact with the copper foil circuit pattern of the substrate.
< 도면의 주요 부호에 대한 간단한 설명 ><Brief Description of Major Codes in Drawings>
21. 반도체 칩 22. 범프21. Semiconductor chip 22. Bump
23. 테이프 17. 알루미늄 패드23. Tape 17. Aluminum pad
18. 보호막18. Shield
상기와 같은 목적을 달성하기 위하여, 본 발명에 따르면, 기판상에 형성된 동박 회로 패턴의 일부를 절곡되게 형성함으로써, 상기 절곡된 동박 회로 패턴이 반도체 팩키지의 범프의 가장자리 부분에 대응하여 접촉하는 것을 특징으로 하는 반도체 팩키지의 범프와 동박 회로 패턴 사이의 접속 방법이 제공된다.In order to achieve the above object, according to the present invention, by forming a portion of the copper foil circuit pattern formed on the substrate bent, the bent copper foil circuit pattern is in contact with the edge portion of the bump of the semiconductor package. A connection method between the bumps of a semiconductor package and a copper foil circuit pattern is provided.
본 발명의 일 특징에 따르면, 상기 범프는 중앙 부분이 오목하고 가장자리 부분이 볼록하게 형성된다.According to one feature of the invention, the bump is formed in the center portion is concave and the edge portion is convex.
또한 본 발명에 따르면, 반도체 팩키지의 저면에 구비된 범프의 형상은 일측에 편향된 정상부 및, 상기 정상부로부터 반도체 팩키지의 저면까지 연장된 경사로 이루어짐으로써, 상기 범프의 정상부가 기판상의 동박 회로 패턴에 접촉되는 것을 특징으로 하는 반도체 팩키지의 범프와 동박 회로 패턴 사이의 접속 방법이 제공된다.In addition, according to the present invention, the shape of the bump provided on the bottom of the semiconductor package is composed of a top portion deflected on one side and a slope extending from the top portion to the bottom surface of the semiconductor package, whereby the top portion of the bump is in contact with the copper foil circuit pattern on the substrate A connection method between a bump of a semiconductor package and a copper foil circuit pattern is provided.
본 발명의 다른 특징에 따르면, 상기 범프는 무전해 도금으로 형성된 니켈 범프 및, 상기 니켈 범프의 표면에 도금된 금 도금층을 구비한다.According to another feature of the invention, the bump has a nickel bump formed by electroless plating, and a gold plating layer plated on the surface of the nickel bump.
본 발명의 다른 특징에 따르면, 상기 니켈 범프는 도금조내에서 무전해 도금을 수행할때 도금 용액에 일정한 유동 방향을 제공함으로써 니켈 이온이 비선형적으로 확산되어 형성된다.According to another feature of the invention, the nickel bumps are formed by non-linear diffusion of nickel ions by providing a constant flow direction to the plating solution when performing electroless plating in the plating bath.
또한 본 발명에 따르면, 무전해 도금으로 형성된 니켈 범프 및, 상기 니켈 범프의 표면에 도금된 금 도금층을 구비하는 반도체 팩키지용 범프 구조로서, 상기니켈 범프의 형상은 정상부가 일측으로 편향되어 형성되고 상기 정상부로부터 반도체 팩키지의 표면까지 경사를 이루어 연장되는 것을 특징으로 하는 반도체 팩키지의 범프 구조가 제공된다.According to the present invention, there is a bump structure for a semiconductor package having a nickel bump formed by electroless plating and a gold plating layer plated on the surface of the nickel bump, wherein the shape of the nickel bump is formed with the top part biased to one side and the A bump structure of a semiconductor package is provided, which extends inclined from the top to the surface of the semiconductor package.
이하, 본 발명을 도면에 도시된 바를 참고로 보다 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.
도 4a 및, 도 4b 에 도시된 것은 본 발명에 따른 반도체 팩키지의 범프와 동박 회로 패턴의 접속 방법을 설명하는 설명도이다.4A and 4B are explanatory views for explaining a method of connecting the bumps and the copper foil circuit patterns of the semiconductor package according to the present invention.
도면을 참조하면, 반도체 팩키지(21)의 저면에는 다수의 범프(22)가 형성되며, 상기 범프(22)는 도 4b 에 도시된 바와 같이 중앙부의 오목부(23)와 가장자리의 볼록부(32)를 구비한다. 또한 기판(23)상에는 동박 회로 패턴(54)이 형성된다.Referring to the drawings, a plurality of bumps 22 are formed on the bottom surface of the semiconductor package 21, and the bumps 22 have a concave portion 23 and an edge convex portion 32 at the center as shown in FIG. 4B. ). In addition, a copper foil circuit pattern 54 is formed on the substrate 23.
본 발명의 일 특징에 따르면, 상기 범프(22)의 볼록부(32)가 동박 회포 패턴(54)의 폭의 중심부를 통과할 수 있도록 상기 동박 회로 패턴(54)의 일부가 절곡된 형상을 가진다. 즉, 도 4b 에서 가상선으로 도시된 바와 같이, 동박 회로 패턴(54)은 범프(22)의 중앙 부분을 통과하도록 형성되는 것이 아니고 범프(22)의 가장자리 부분을 통과하도록 절곡된 형상을 가진다. 이렇게 함으로써 동박 회로 패턴(54)과 범프(22) 사이의 전기적인 접속이 보장될 수 있을뿐만 아니라, 중앙의 오목부(23)에 들어가는 비도전성 페이스트가 주변의 비도전성 페이스트에 대해서 고립됨으로써 발생되는 박리 현상도 방지될 수 있다.According to one feature of the present invention, a portion of the copper foil circuit pattern 54 is bent so that the convex portion 32 of the bump 22 can pass through the central portion of the width of the copper foil cloth pattern 54. . That is, as shown by an imaginary line in FIG. 4B, the copper foil circuit pattern 54 is not formed to pass through the center portion of the bump 22 but has a shape bent to pass through the edge portion of the bump 22. In this way, not only the electrical connection between the copper foil circuit pattern 54 and the bump 22 can be ensured, but also the non-conductive paste entering the central concave portion 23 is generated by isolating the surrounding non-conductive paste. Peeling phenomenon can also be prevented.
도 5a 에 도시된 것은 종래의 동박 회포 패턴에 대한 평면도이며, 도 5b 에 도시된 것은 본 발명에 따른 방법을 수행할 수 있도록 구비된 동박 회로 패턴의 평면도이다.5A is a plan view of a conventional copper foil cloth pattern, and FIG. 5B is a plan view of a copper foil circuit pattern provided to perform a method according to the present invention.
도 5a 를 참조하면, 종래 기술에 따른 동박 회로 패턴(61)은 직선상으로 형성되며, 따라서 범프가 접속되는 도면 번호 63 에 해당하는 부분에서 동박 회로 패턴(61)은 범프의 중앙 부분을 통과하게 될 것이다. 도면 번호 65 로 표시된 것은 범프에 대응한다. 이에 반하여, 본 발명에 따른 접속 방법을 수행할 수 있게 형성된 도 5b 의 동박 회로 패턴은 범프들이 접속되는 도면 번호 64 로 표시된 부분이 다른 부분에 비해서 절곡된 형상을 가진다. 따라서 도면 번호 64 의 부분에서는 동박 회로 패턴이 범프(65)의 볼록한 가장자리 부분을 통과하게 되며, 따라서 도 4a 및, 도 4b 에서 설명한 바와 같이 범프와 동박 회로 패턴 사이의 안정적이고 신뢰성있는 접속이 보장될 수 있다.Referring to FIG. 5A, the copper foil circuit pattern 61 according to the related art is formed in a straight line, so that the copper foil circuit pattern 61 passes through the center portion of the bump at a portion corresponding to reference numeral 63 to which the bump is connected. Will be. What is indicated by reference numeral 65 corresponds to the bump. On the contrary, the copper foil circuit pattern of FIG. 5B formed to be able to perform the connection method according to the present invention has a shape in which a portion indicated by reference numeral 64 to which bumps are connected is bent compared to other portions. Therefore, in the portion of reference numeral 64, the copper foil circuit pattern passes through the convex edge portion of the bump 65, so that a stable and reliable connection between the bump and the copper foil circuit pattern as described with reference to FIGS. 4A and 4B is ensured. Can be.
도 6a 내지 도 6d 에 도시된 것은 본 발명의 실시예에 관한 것이며, 범프와 동박 회로 패턴의 접속 방법을 수행할 수 있는 범프를 제조하는 방법에 관한 것이다. 실제에 있어서 도 6a 내지 도 6d 에 도시된 것은 도 3a 내지 도 3d 에 도시된 방법과 유사하다.6A to 6D relate to an embodiment of the present invention, and to a method of manufacturing a bump capable of performing a method of connecting a bump and a copper foil circuit pattern. In practice, what is shown in FIGS. 6A-6D is similar to the method shown in FIGS. 3A-3D.
도 6a 를 참조하면, 알루미늄 패드(17) 및, 상기 패드(77)의 표면을 선택적으로 노출시키고 있는 보호막(78)을 구비한 웨이퍼는 전처리를 받게 된다. 웨이퍼의 전처리는 위에서 설명된 바와 같이 플라스마 세척, 탈지 및, 수세등을 포함한다. 다음에 도 6b 에 도시된 바와 같이 아염산염 처리를 하게 된다. 아염산염 처리를 수행한 결과로서, 상기 알루미늄 패드(77)상에는 아염산염 핵(71)이 성장하게 된다.Referring to FIG. 6A, a wafer having an aluminum pad 17 and a protective film 78 selectively exposing the surface of the pad 77 is subjected to pretreatment. Pretreatment of the wafer includes plasma cleaning, degreasing and washing as described above. Subsequently, it is subjected to chlorite treatment as shown in FIG. 6B. As a result of the chlorite treatment, the chlorite nucleus 71 is grown on the aluminum pad 77.
도 6c 를 참조하면, 무전해 니켈 도금을 통해서 니켈 범프(79)가 형성된다. 무전해 니켈 도금은 위에서 설명된 바와 같이 90 내지 95 % 의 니켈과, 5 내지 10 % 의 인(phosphorous)을 구비하여 이루어지며, 1 내지 50 마이크로 미터의 두께로 전착된 이후에 수세 및, 건조 단계를 거치게 된다.Referring to FIG. 6C, nickel bumps 79 are formed through electroless nickel plating. Electroless nickel plating consists of 90 to 95% nickel and 5 to 10% phosphorous as described above, followed by washing and drying steps after electrodeposition to a thickness of 1 to 50 micrometers. Will go through.
본 발명의 특징에 따르면, 무전해 니켈 도금에 의한 니켈 범프(79)는 도면에 도시된 바와 같이 정상부(79a)가 범프(79)의 일측에 편향되도록 형성된다. 범프(79)에는 일측에 편향되어 형성된 정상부(79a) 이외에는 다른 중간의 정상 부분이나 굴곡된 부분이 형성되지 아니하며, 따라서 정상부(79a)로부터 반도체 팩키지의 표면(미도시)까지 완만하거나 또는 급한 경사만을 가지고 이루어지게 된다. 정상부(79a)가 일측에 편향되어 형성됨으로써, 종래 기술에 따른 범프에서와 같은 중앙의 오목부가 형성되는 현상이 배제된다.According to a feature of the invention, the nickel bumps 79 by electroless nickel plating are formed such that the top portion 79a is deflected on one side of the bumps 79 as shown in the figure. The bump 79 is not formed with any other normal top portion or curved portion other than the top portion 79a formed by deflection on one side, and thus only a gentle or steep slope from the top portion 79a to the surface (not shown) of the semiconductor package. It is done with. The top portion 79a is formed to be deflected on one side, thereby eliminating the phenomenon of forming a central concave portion as in the bump according to the prior art.
도 6c 에 도시된 바와 같은 범프(79)의 형상은 무전해 니켈 도금이 도금 용액의 온도, 교반 및, 산도등에 영향을 받기 때문에 이루어질 수 있다. 특히 용액의 흐름에 의해서 무전해 니켈 도금층의 형상이 많은 영향을 받으므로, 일정한 방향으로 도금 용액을 유동시킴으로써 도 6c 에 도시된 바와 같은 니켈 범프(79)를 형성할 수 있다. 일반적인 도금액의 교반과 달리 일정한 속도로 일정한 방향을 가지도록 도금욕조를 구성함으로써 이루어 질 수 있다. 도 6d 에서는 치환 도금에 의해서 금 도금층(43)이 형성된 것이 도시되어 있다.The shape of bump 79 as shown in FIG. 6C can be made because electroless nickel plating is affected by the temperature, agitation, acidity, etc. of the plating solution. In particular, since the shape of the electroless nickel plating layer is greatly influenced by the flow of the solution, the nickel bumps 79 as shown in FIG. 6C can be formed by flowing the plating solution in a constant direction. Unlike the stirring of the general plating solution it can be made by configuring the plating bath to have a certain direction at a constant speed. In FIG. 6D, the gold plating layer 43 is formed by substitution plating.
도 7 에 도시된 것은 도 6a 내지 도 6d 를 참조하여 설명된 방법에 의해 형성된 범프를 구비하는 반도체 팩키지가 기판의 동박 회로 패턴에 접촉하는 것을 나타낸 설명도이다.7 is an explanatory diagram showing that a semiconductor package having bumps formed by the method described with reference to FIGS. 6A to 6D is in contact with the copper foil circuit pattern of the substrate.
도면을 참조하면, 반도체 팩키지(92)에 구비된 범프(91)는 기판(93)상의 동박 회로 패턴(94)에 접촉하게 된다. 이때, 범프(91)에는 정상부가 형성되어 있으므로, 상기 정상부가 회포 패턴(94)의 중앙 또는 그에 근접한 부분에 접촉할 수 있게 된다.Referring to the drawings, the bump 91 provided in the semiconductor package 92 comes into contact with the copper foil circuit pattern 94 on the substrate 93. In this case, since the top portion is formed in the bump 91, the top portion may be in contact with the center of or close to the cannon pattern 94.
본 발명에 따른 반도체 팩키지의 범프와 동박 회로 패턴 사이의 개선된 접속 방법 및, 그를 위한 반도체 팩키지의 범프 구조 및, 동박 회로 패턴은 범프와 동박 회로 패턴의 접촉이 안정적이고 신뢰성 있게 이루어질 수 있다는 장점을 가진다. 또한 반도체 팩키지와 기판 사이의 접합을 이루게 하는 비도전성 페이스트가 범프상에서 고립되지 않으므로 박리 현상이 방지된다는 장점을 가진다.The improved connection method between the bump and the copper foil circuit pattern of the semiconductor package according to the present invention, the bump structure of the semiconductor package therefor, and the copper foil circuit pattern have the advantage that the contact between the bump and the copper foil circuit pattern can be made stably and reliably. Have In addition, since the non-conductive paste for forming a junction between the semiconductor package and the substrate is not isolated on the bump, the peeling phenomenon is prevented.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 알 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and those skilled in the art will appreciate that various modifications and equivalent other embodiments are possible therefrom. Could be. Therefore, the true scope of the invention should be defined only by the appended claims.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020032848A KR100873041B1 (en) | 2002-06-12 | 2002-06-12 | Connecting method between bump of semiconductor package and copper circuit pattern and bump structure of semiconductor package therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020032848A KR100873041B1 (en) | 2002-06-12 | 2002-06-12 | Connecting method between bump of semiconductor package and copper circuit pattern and bump structure of semiconductor package therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030095574A true KR20030095574A (en) | 2003-12-24 |
| KR100873041B1 KR100873041B1 (en) | 2008-12-09 |
Family
ID=32386784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020032848A KR100873041B1 (en) | 2002-06-12 | 2002-06-12 | Connecting method between bump of semiconductor package and copper circuit pattern and bump structure of semiconductor package therefor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100873041B1 (en) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH026055A (en) * | 1988-06-13 | 1990-01-10 | Agency Of Ind Science & Technol | Method of soldering printed circuit board and silicon chip |
| JP3610999B2 (en) * | 1996-06-07 | 2005-01-19 | 松下電器産業株式会社 | Mounting method of semiconductor element |
| JPH10256458A (en) * | 1997-03-17 | 1998-09-25 | Toshiba Corp | Semiconductor device |
| JP3895020B2 (en) * | 1997-10-29 | 2007-03-22 | 株式会社東芝 | Method for forming conductive bump |
| JP3080047B2 (en) * | 1997-11-07 | 2000-08-21 | 日本電気株式会社 | Bump structure and bump structure forming method |
-
2002
- 2002-06-12 KR KR1020020032848A patent/KR100873041B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100873041B1 (en) | 2008-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI395274B (en) | Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure | |
| KR100470386B1 (en) | Multi-chip Package | |
| US6891273B2 (en) | Semiconductor package and fabrication method thereof | |
| TWI246133B (en) | Circuit board and method for manufacturing the same and semiconductor device and method for manufacturing the same | |
| TWI466282B (en) | A structure of image sensor package and manufacturing method thereof | |
| US6107119A (en) | Method for fabricating semiconductor components | |
| US20040136123A1 (en) | Circuit devices and method for manufacturing the same | |
| KR100634238B1 (en) | Tab tape for tape carrier package | |
| JP2001110831A (en) | External connecting protrusion and its forming method, semiconductor chip, circuit board and electronic equipment | |
| US7045460B1 (en) | Method for fabricating a packaging substrate | |
| TWI479580B (en) | Quad flat no-lead package and method for forming the same | |
| KR20000048246A (en) | Carrier substrate for producing semiconductor device | |
| KR100431307B1 (en) | Capacitor embedded chip size package and manufacturing method thereof | |
| TWI669034B (en) | Printed circuit board structure and method of forming the same | |
| KR100873041B1 (en) | Connecting method between bump of semiconductor package and copper circuit pattern and bump structure of semiconductor package therefor | |
| US8786108B2 (en) | Package structure | |
| TWI473221B (en) | Package substrate and fabrication method thereof | |
| KR20030081549A (en) | Method of producing a semiconductor device package | |
| KR100560825B1 (en) | Wiring board and method of fabricating the same, semiconductor device, and electronic instrument | |
| KR20110017153A (en) | Ball grid array(bga) package board and method for manufacturing the same | |
| KR20060009087A (en) | Method of fabricating substrate for flip-chip | |
| KR100386636B1 (en) | PCB Manufacture Method for Semiconductor Package | |
| KR20030072855A (en) | The method for plating bump pads of printed circuit board for flip chip BGA semiconductor package | |
| US20210217629A1 (en) | Method of manufacturing circuit board | |
| KR100599636B1 (en) | The fabrication method of printed circuit board for BOC semiconductor package substrate having non-plate pattern |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121129 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131129 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20151201 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20161201 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |