KR20030087644A - 프린트헤드의 집적 회로와, 프린트헤드와, 유체카트리지와, 기록 디바이스와, 집적 회로 생성 방법과,프린트헤드 생성 방법 및 프린트헤드 제조 방법 - Google Patents
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Abstract
기판(110)상에 집적 회로(177)가 생성된다. 집적 회로(117)는 기판(110)에 형성된 트랜지스터(130)를 포함한다. 트랜지스터(130)는 적어도 하나의 폐쇄 루프를 형성하는 게이트(114)를 가진다. 집적 회로(117)는 트랜지스터(130)와 결합하는 배출 소자(120)를 포함하며, 배출 소자(120)는 중재 필드 산화층(12)없이 기판(110)상에 배치된다.
Description
MOS(Metal Oxide Semiconductor) 집적 회로는 프린터와 같은 전자 응용에 대한 이용성이 증가되고 있는 추세이다. 드라이버 회로(MOS 트랜지스터)와 배출 소자(예를들어, 레지스터)를 조합하기 위해서는 종래의 집적 회로(IC) 및 유체 분사 기법을 혼합할 필요가 있다. IC와 유체 분사 기법을 조합하는 여러가지 서로 다른 프로세스가 있지만 비용이 많이 들고, 또한 많은 프로세스 단계들을 필요로 하기 때문에 완제품에 결함을 유도할 수 있다.
예를들어, 프린터 및 포토 플로터(photo plotter)와 같은 경쟁적인 소비자시장에서는 경쟁력과 이익성을 유지하기 위해 비용이 지속적으로 절감되어야 한다. 또한, 소비자는 제품의 신뢰성을 더욱 기대하는데, 이는 고객의 수리 비용이 제품 대체 비용을 초과하는 경우가 가끔 있기 때문이다. 따라서, 신뢰성을 높이고 비용을 감소시키기 위해, MOS 트랜지스터와 배출 소자를 조합한 프리터헤드에 대한 집적회로 제조에 있어서 개선이 필요하다.
본 발명은 반도체 집적 회로 디바이스들과, 이들 디바이스들의 제조 방법 및 이들 디바이스를 이용하는 시스템 분야에 관한 것이다. 특히, 본 발명은 유체 분사 기록(fluid jet recording)을 위한 조합형 MOS 및 배출 소자 프린트헤드(printhead) 집적 회로에 관한 것이다.
도 1은 트랜지스터 및 배출 소자를 조합한 종래 기술의 집적 회로의 예시적인 단면도,
도 2는 폐쇄 루프 트랜지스터 및 배출 소자의 단면을 나타내는 본 발명의 구현에 대한 예시적인 단면도,
도 3은 본 발명의 다른 구현에서 이용되는 선택적 기판 콘택트를 나타내는 예시적인 단면도,
도 4는 배출 소자를 선택적으로 제어하는데 이용하는 트랜지스터 회로의 예시적인 도면,
도 5는 도 4의 예시적인 도면의 본 발명의 여러 측면을 구현한 예시적인 마스크 레이아웃을 나타낸 도면,
도 6은 기록 디바이스와, 트랜지스터와 배출 소자를 조합한 유체 카트리지상의 프린트헤드 집적 회로간의 전기적 인터페이스를 나타낸 예시적인 도면,
도 7은 본 발명의 여러 측면들을 구현한, 집적 회로를 생성하는데 이용되는 프로세스의 예시적인 흐름도,
도 8은 본 발명을 구현한, 집적 회로에 의해 제조되는 프린트헤드의 예시적인 투시도,
도 9은 도 8의 예시적인 프린트헤드를 포함하는 예시적인 유체 카트리지를나타낸 도면,
도 10은 도 9의 예시적인 기록 카트리지를 포함하는 예시적인 기록 디바이스를 나타낸 도면.
집적 회로는 기판상에 형성된다. 집적 회로는 기판상에 형성된 트랜지스터를 포함한다. 트랜지스터는 적어도 하나의 폐쇄 루프를 형성하는 게이트를 가진다. 또한, 집적 회로는 트랜지스터와 결합된 배출 소자를 포함하며, 배출 소자는 중재 필드 산화층없이 기판위에 배치된다.
트랜지스터 게이트 영역의 레이 아웃을 변경함으로서, 트랜지스터의 능동 영역을 정의하는데 아일랜드 마스크가 필요치 않은 집적 회로 제조가 이루어진다. 레이 아웃 변경에 필요한 것은, 트랜지스터의 게이트를 하나 이상의 루프중 폐쇄 루프 구조를 이용하여 형성하는 것이다. 제조 동안에 능동 영역을 정의하는데 있어서 아일랜드 마스크를 이용하지 않고 레이아웃을 변경하는 것은 여러가지 장점이 있다. 집적 회로를 생성하는데 필요한 프로세스 단계들의 횟수가 감소됨으로서 비용이 절감된다. 프로세스 단계들의 횟수가 감소됨으로써, 오염 물질 유입에 기인한 고장 위험이 감소되고, 그에 따라 수율 및 신뢰성이 증가하게 된다. 프로세스 단계들의 횟수가 감소되면, 제조시에 웨이퍼 당 화학물질 이용이 줄어들게 되고, 고정된 시간에 또는 고정된 장비 세트로 처리되는 웨이퍼의 전체 개수가 증가한다.
본 발명의 반도체 장치는 광역의 반도체 디바이스 기법에 응용할 수 있으며, 다양한 반도체 재료로 제조될 수 있다. 이하에서는 실리콘 기판에 구현된 본 발명의 반도체 디바이스의 여러가지 바람직한 구현에 대해 설명하는데, 이는 현재 주요하게 이용하고 있는 반도체 디바이스가 실리콘 기판에 구현되고 있기 때문이고, 가장 일반적으로 조우하는 본 발명의 응용이 실리콘 기판을 포함할 것이기 때문이다. 그렇지만, 본 발명은 또한 갈륨 비화물, 게르마늄 및 다른 반도체 재료에 바람직하게 이용될 수 있다. 따라서, 본 발명은 실리콘 반도체 재료로 제조된 디바이스에 제한되는 것은 아니며, 당업자들이 이용할 수 있는 하나 이상의 이용 가능한 반도체 재료 및 기법, 예를들어 유리 기판상의 폴리실리콘을 이용한 박막 트랜지스터(Thin-Film Transistor) 기법으로 제조된 디바이스들을 포함한다.
또한, 반도체 소자의 여러 부분들이 축척으로 도시된것은 아니다. 어떤 치수들은 다른 치수에 비해 과장되게 도시되었는데, 이는 본 발명에 대한 명확한 설명 및 이해를 제공하기 위한 것이다. 설명을 위해, 본 발명의 반도체 디바이스에 대한 바람직한 구현은 특정의 p형 및 n형 영역을 포함하도록 도시되었지만, 본 명세서의 내용이, 예를들어 예시적인 디바이스의 이중성을 제공하기 위해, 여러 영역의 도전성이 반전되는 반도체 디바이스에도 동일하게 적용 할 수 있음을 명백히 알 수 있을 것이다.
또한, 본 명세서에서 설명된 구현에서는 여러 영역들이 깊이와 너비를 가진 2차원 도면으로 도시되었지만, 이들 영역들은 하나의 디바이스의 단일 셀의 일부에 대한 예시일 뿐이며, 3차원 구조로 배열된 다수의 셀들을 포함하고 있음을 명백히 알 수 있을 것이다. 따라서, 이들 영역들은, 실제적인 디바이스상에서 제조될 때에는, 길이, 너비 및 깊이를 가진 3차원 영역일 것이다.
도면은 축척에 맞는 것은 아님을 알아야 한다. 또한, 도면에 있어서, 무겁게 도핑된 영역(전형적으로, 적어도 1*1019불순물/cm3의 불순물 농도)이 + 기호(예를들어, n+또는 p+)로 표시되고, 얇게 도핑된 영역(전형적으로, 대략 5*1016불순물/cm3이하의 농도)이 - 기호(예를들어, p-또는 n-)로 표시된다.
또한, 본 발명을 실리콘 반도체 디바이스에 대한 바람직한 구현으로 설명하지만, 이러한 설명이 본 발명의 범주 및 응용 가능성을 제한하고자 하는 것은 아니다. 본 발명의 반도체 디바이스를 예시된 물리적 구조로 제한하고자 하는 것은 아니다. 본 바람직한 구현에 대한 본 발명의 이용성 및 응용을 설명하기 위해, 이러한 구조들이 포함된다.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 능동 영역 부분, 예를들어 소오스 및 드레인의 절연은 통상적으로 두개의 마스크층과, 아일랜드층 및 게이트층을 이용하여 이루어진다. 이러한 아일랜드층은 기판상에 성장한두꺼운 필드 산화내에 개구를 형성하는데 이용된다. 게이트 층은 트랜지스터의 게이트를 생성하는데 이용되며, 두꺼운 필드 산화의 아일랜드 개구내에 트랜지스터의 자기 정렬되고 개별적인 능동 영역들(소오스 및 드레인)을 형성한다.
도 1은 트랜지스터 및 배출 소자를 조합한 종래의 집적 회로(11)에 대한 예시적인 단면도이다. 기판(10), 바람직하게는 실리콘(당업자들이 알고 있는 다른 기판이 이용되고 본 발명의 사상 및 범주와 합치될 수 있음)은 종래의 집적 회로 프로세스를 이용하여 처리된다. 기판(10)은 NMOS 프로세스를 위해 p-도펀트로 도핑됨이 바람직하다. 그러나, PMOS 프로세스를 위해서는 n-도펀트로 도핑될 수도 있다. 기판(10)은 기판위에 배치된 배출 소자(20)를 가지며, 중재 필드 산화층(12)은 기판(10)에 대한 배출 소자(20)의 열적 절연을 제공한다. 선택적으로, 추가 증착된 산화층이 필드 산화층(12)상에 배치될 수 있다. 배출 소자(20)는 기판(10)상에 형성된 트랜지스터(30), 바람직하게는 N-MOS 트랜지스터와 결합된다. 결합은 알루미늄과 같은 도전층을 이용하여 실행됨이 바람직하지만, 구리 및 금과 같이 커플(couple)이라고 하는 다른 도전층도 이용될 수 있다. 트랜지스터(30)는 소오스 능동 영역(18)과 드레인 능동 영역(16) 및 게이트(14)를 포함한다. 배출 소자(20)는 필드 산화층(12)상에 증착된 저항성 도전층(19)으로 이루어진다. 도전층(21)의 개구 영역은 배출 소자(20)를 정의한다. 잉크와 같은 배출될 유체의 반응성 특성으로 부터 배출 소자(20)를 보호하기 위해, 패시베이션층(passivation layer, 22)은 배출 소자(20)와, 기판(10)상에 증착된 다른 박막층상에 배치된다. 프린트헤드를생성하기 위해, 집적 회로(15)는 유체 장벽(26) 및 오리피스 판(orifice plate, 28)로 도시된 오리피스 층(82)과 조합된다. 배출 소자(20) 및 패시베이션층(22)은, 패시베이션층(22)상에 배치된 캐비테이션층(cavitation layer, 24) 때문에, 노즐(90)로 부터의 유체 배출 후의 유체 챔버(92)에서의 버블 붕괴로 인한 손상을 입지 않는다. 기판(10)상에 배치된 박막층(32)의 스택(stack)들은, 오리피스층(82)의 도포전에 기판(10)상에서 처리된 층들이다. 선택적으로, 오리피스층(82)은 단일의 또는 다수의 폴리머(polymer) 또는 에폭시(epoxy) 재료층일 수 있다. 오리피스 층을 생성하기 위한 여러 방법에 대해 당업자들은 알고 있을 것이다.
본 발명의 구현에서는, 종래의 프로세스와는 다르게, 트랜지스터를 형성하는데 이용되는 아일랜드 마스크가 없다. 또한, 기판상에 필드 산화 유전층이 성장하지 않는다. 대신, 게이트 마스크를 수정하여 트랜지스터를 생성하는데 필요한 모든 절연을 이루도록 폐쇄 루프 게이트 구조를 형성한다. 폐쇄 루프 게이트 구조를 이용함으로써, 트랜지스터의 드레인 능동 영역이 트랜지스터의 게이트에 의해 둘러싸이게 된다. 폐쇄 루프 게이트의 영역 외측은 트랜지스터의 소오스 능동 영역이다. 이러한 게이트 레이 아웃 기법으로 인해, 능동 레벨 마스크와, 두개의 로(furnace)의 작동, 그리고 필드 산화, 질화 증착 및 플라즈마 에칭 단계를 포함하되 이에 제한되지 않은 여러가지의 다른 프로세스 단계를 필요로 하지 않은, 집적 회로 생성을 위한 새로운 프로세스 흐름의 생성이 가능하게 된다. 따라서, 본 발명의 한가지 장점은, 게이트 산화전에 종래의 MOS 프로세스 흐름에 비해 다수의 프로세스 단계를 줄인 것이다. 예시적인 종래의 프로세스는 사전 패드 산화 세정, 패드 산화, 질화 증착, 능동 사진 석판, 능동 에칭, 레지스트 제거, 사전 필드 산화 세정, 필드 산화, 글레이즈 제거(deglaze), 질화 스트립(nitride strip), 열적 게이트 산화의 성장전의 사전 게이트 산화 세정의 단계들을 포함한다. 본 발명을 구현하기 위한 프로세스를 이용할 경우, 예시적인 종래의 프로세스의 이러한 모든 단계들이 제거된다. 능동층 사진 석판이 제거되기 때문에, 이용된 마스크 레벨들의 전체 수가 감소된다. 또한, 본 발명을 구현하는데 이용되는 프로세스에서의 두꺼운 필드 산화층의 결핍을 보상하기 위해, 바람직하게는 증착에 의해, 바람직하게는 인 규산염 유리의 유전층을 적어도 2000Å의 두께, 바람직하게는 6000 내지 12,000Å 이상의 두께로 도포한다. 필드 산화의 결핍 및 서로 다른 에칭 속성으로 인한 보다 얇아진 유전층 때문에, 종래 프로세스에서의 콘택트 에칭 단계를 보다 짧은 기간으로 변경하여 과도 에칭을 방지함이 바람직하다. 예를들어, 종래의 콘택트 에칭 프로세스 시간이 210초였다면, 새로운 콘택트 에칭 프로세스 시간은 120초가 바람직하다.
도 2는 본 발명을 포함하는 집적 회로(IC, 117) 구현에 대한 예시적인 단면도이다. 이 구현에서는, 트랜지스터의 게이트(114)가 두개의 단면으로 도시되어 있지만, 실제에 있어서는 두 단면이 이 도면의 외부에 폐쇄 루프 방식으로 연결되어 있다(도 5 참조). 이 구현에서는, 트랜지스터(130)의 드레인(116)을 폐쇄 루프의 내부에 고립시키는 폐쇄 루프 게이트 구조를 이용하여, IC(117)상의 각 트랜지스터(130)를 형성한다. 이 구현에서는, 기판(110)상에 성장되는 필드 산화가 없으며, 드레인(116) 및 소오스(118) 능동 영역을 정의하는데 이용되는 아일랜드 마스크도 없다. 필드 산화 성장의 결핍을 만회하기 위해, 적어도 2000Å, 바람직하게는 대략 6000 내지 12,000Å 이상의 두께로, 바람직하게는 인 규산염 유리의 유전층(136)을 증착하여, 배출 소자(120)와 기판(110)간의 열적 절연을 제공한다. 제 1 콘택트층(123)이 유전층(136)에 형성됨으로서, 배출 소자(120)와 추가로 결합되는 트랜지스터(130)의 드레인(116)에 대한 도전층(121)의 접촉이 이루어지게 된다. 또한, 제 2 콘택트(125)가 유전층(136)에 형성됨으로써, 도전층(121)이 트랜지스터(130)의 게이트(114)에 접촉하게 된다.
도 3은 기판 몸체 콘택트(113)가 집적 회로(117)내에 이용되어, 기판에 형성된 트랜지스터의 벌크(bulk)(백게이트(backgate) 또는 몸체들)에 연결되는 본 발명의 다른 구현에 대한 예시적인 단면도이다. 이 구현에서는, 기판 콘택트에 대한 추가적인 마스크층을 이용하여 폴리실리콘 패드(129) 아래의 전역적 능동 영역(118)의 도핑을 차단하는데 이용되는 폴리실리콘 패드(129) 및 게이트 산화(115)를 통해 패터닝하고 에칭한다. 이에 따라, 폴리실리콘 패드(129) 아래의 기판이 능동 영역 형성동안에 도핑되지 않는채로 유지된다. 따라서, 기판(110)에 대한 기판 콘택트(113)가, 바람직하게는, N-MOS 회로에 대해서는 그라운드 또는 P-MOS 회로에 대해서는 VDD 전원에 직접적으로 연결될 수 있게 된다. 이러한 예시적인 구현에서는, 후속적으로 제공되고, 패시베이션층(122) 및 유전층(136)의 상부에 놓여있는 캐비테이션층(cavitation layer, 124)을 이용하여 기판 콘택트(113)를 형성한다.
종래의 MOS 집적 회로는 N-MOS에 대해서는 그라운드 포텐셜(ground potential) 또는 P-MOS에 대해서는 VDD 포텐셜로, 기판상에 형성된 트랜지스터의 벌크를 바이어싱(biasing)한다. 이러한 바이어싱은, 다이내믹 트랜지스터의 작동중에, 백그라운드 접합 누전 및 임의의 주입된 기판 전류를 방전시킴에 의해 실행된다. 필드 산화 절연을 제거하고 N-MOS에 대해서는 n+, PMOS에 대해서는 p+로 도핑된 기판의 비-폴리 영역을 가짐으로서, 직접적인 기판 몸체 콘택트를 형성하기 위한 한가지 방법은 폴리 패드(129)(도 3)를 생성하여 그 아래의 능동 영역의 도핑을 방지하고, 폴리 패드(129) 및 게이트 산화(115)를 통한 기판으로의 기판 콘택트(113)가 생성되지 못하게 하는 것이다. 그렇게 하기 위해서는, 비용 및 프로세스의 복잡성을 증가시키는 개별적인 기판 콘택트 마스크를 이용할 필요가 있다.
이러한 추가적인 비용을 방지하기 위한 한가지 선택 사항은, 기판 몸체 및 그에 따른 트랜지스터 몸체를 그라운드 포텐셜에 연결하지 않은 것이다. 그라운드(64)에 기판 몸체(127)를 연결시키지 않음으로 해서, 기판 몸체(127)는 누전 및 스트레이 전류(stray current)에 기인한 플로팅(floating)이 허용된다. NMOS 및 p-기판 몸체에 있어서, 기판 몸체(127)는 이상적으로 트랜지스터의 소오스 및 드레인 영역에 대해 비-포지티브(non-positive)이며, 그에 따라 고유 절연 다이오드가 반전된 바이어스를 유지한다. 이상적으로, 기판(110)의 기판 몸체(127)는 N-MOS 집적 회로에 대해서는 그라운드 포텐셜(P-MOS에 대해서는 VDD)에서 바이어싱되지만, 기판 몸체(127)의 실제 전압은 게이트 Vt(전압 임계 턴온) 포텐셜에 약간의 영향을 주어서 트랜지스터의 전류-전압 특성을 변경시킬 수 있다. 수정된 프로세스로 인해 대량의 그라운드 포텐셜 접합 능동 영역이 그라운드에 스트랩(strap)되기 때문에, 기판 몸체의 전하 축적이 최소화되는데, 이는 기판 전하가 몸체와 능동 영역간에 순방향 바이어스된 p-n+접합을 이루어서, 기판 몸체(127)가 집적 회로의 상당 부분위의 그라운드(56)에 간접적으로 연결되기 때문이다. 기판 몸체(127)로의 누설 전류가 몸체 포텐셜을 일으키면, 그라운드 포텐셜 접합 능동 영역은 몸체 전압 증가를 하나의 다이오드 드롭(diode drop) 미만으로 제한한다. 몸체 포텐셜이 증가하면 트랜지스터를 턴온시키는데 필요한 Vt 전압을 줄이는데 영향을 준다. 몸체가 직접적으로 그라운드되는 N-MOS 트랜지스터의 전형적인 Vt가 대략 0.8 내지 1.2볼트일때에는, 이러한 약간의 증가는 일반적으로 문제가 되지 않는다. 따라서, Vt의 약간의 감소는 디지털 회로의 작동에 일반적으로 영향을 주지 않는다. 그러므로, 기판 몸체(127)(도 3)에 대한 기판 콘택트(113)는 완전히 제거될 수 있으며, 그에 의해 프로세스 단계 및 제조 비용을 추가로 줄일 수 있다. 기능적 테스트 및 경험적 테스트에 따르면, 기판 접속을 형성한 본 발명 및 기판 접속을 형성하지 않은 본 발명을 구현한 프린트 헤드 및 집적 회로간의 수율 및 유체 카트리지 성능에는 차이가 없었다.
도 4는 프린트헤드상의 배출 소자 매트릭스중 하나인 Rij로 표시된 배출 소자(120)를 선택적으로 제어하는데 이용되는 트랜지스터 회로의 예시적인 도면이다. 배출 소자(120)를 제어하는데 이용될 수 있는 여러 다른 회로들이 있지만, 이 회로는 본 발명의 여러 바람직한 측면을 설명하기 위해 제공된 것이다. 배출 소자(120)는 프리미티브 드라이브 라인(46)과 T1 트랜지스터(130)의 드레인에 결합된다. T1 트랜지스터(130)의 소오스는 그라운드(64)에 연결된다. T1트랜지스터(130)의 게이트는 T2 트랜지스터(42)의 소오스 및 T3 트랜지스터(40)의 드레인에 연결된다. T3 트랜지스터(40)의 소오스는 그라운드(64)에 연결된다. T3 트랜지스터(40)의 게이트는 인에이블B 신호(50)에 결합된다. T2 트랜지스터(42)의 게이트는 인에이블A 신호(44)에 결합된다. T2 트랜지스터(42)의 드레인은 어드레스 선택 신호(48)에 연결된다.
도 5는 도 4의 예시적인 도면의 예시적인 마스크 레이아웃을 도시한 것으로 본 발명의 측면을 구현한 도면이다. T1 트랜지스터(130)의 게이트(114)는 낮은 온-레지스턴스 트랜지스터(lower on-resistance transistor)를 생성하기 위해 게이트 길이를 늘이기 위한 사행성(serpentine) 폐쇄 루프 구조로 형성된다. 폐쇄 루프내에서, 드레인(116)은 배출 소자(120)와의 연결을 위해 도전층(121)과 접촉한다. 폐쇄 루프 밖에서, 소오스(118)는 그라운드(64)로 다른 도전층과 연결된다. T1트랜지스터(130)의 게이트(114)는 T3 트랜지스터(40)의 폐쇄 루프 게이트의 내부인, 그의 드레인에 결합된다. 또한, T3 트랜지스터(40)의 폐쇄 루프 게이트(52)내에는 T2 트랜지스터(42)의 폐쇄 루프 게이트가 있다. T3 트랜지스터(40)의 내부 능동 영역내에 T2 트랜지스터(42)를 배치함으로써, T3 트랜지스터(40)의 소오스는 본질적으로 T2 트랜지스터(42)의 드레인에 결합된다. T3 트랜지스터(40)의 게이트(52)는 인에이블B 신호(50)에 결합된다. T2 트랜지스터(42)의 게이트(54)는 인에이블A 신호(44)에 결합된다. T2 트랜지스터(42)의 폐쇄 루프 게이트(54) 내부인, 그의 드레인은 어드레스 선택 신호(48)에 결합된다.
도 6은 기록 디바이스와, 트랜지스터(130)와 배출 소자(120)를 조합한 집적회로간의 전기적 인터페이스를 나타낸 예시적인 도면이다. 이 예에서는, 그라운드 포텐셜에 대한 기판 콘택트가 형성되지 않는다. 트랜지스터(130)의 벌크(127)는 벌크(127)와 소오스(118) 접속 사이에 고유 다이오드(13)를 가진것으로 도시된다. 이 예에서는 트랜지스터(130)의 드레인(116)이 배출 소자(120)인, 히터 레지스터(heater resistor)에 결합된다. 히터 레지스터는 또한 프리미티브 신호 인터페이스(46)에 연결된다. 프리미티브는 프린트헤드내의 하나의 컬러 열과 같은 배출 소자 그룹이다. 따라서, 프리미티브 신호 인터페이스(46), 트랜지스터(130)의 게이트(114) 및 트랜지스터(130)의 소오스(118)는 기록 디바이스가 제어할 수 있는 (도 9의 콘택트와 같은) 외부 인터페이스 포트를 형성한다. 기록 디바이스(240)(도 10 참조)는 스위치(60)를 통해 바람직하게는 집적 회로(200)(도 8 참조) 배출 소자 그룹(프리미티브)로의 전원(56)을 제어하는 프리미티브 선택 회로(58)를 포함한다. 기록 디바이스(240)는 프리미티브내의 개별적인 배출 소자를 선택하는 드라이버(62)와 인터페이스하는 어드레스 선택 회로(66)를 포함한다.
본 발명을 포함하는 예시적인 프로세스에 있어서, 배출소자를 가진 MOS 집적 회로는, 기판 콘택트가 이용되지 않은 경우에는 단지 7개의 마스크를 이용하여 제조되고, 기판 콘택트가 이용되는 경우에는 8개의 마스크를 이용하여 제조될 수 있다. 프린트헤드 제조를 위해, 집적 회로는 이전에 도포된 박막 층들의 스택상에 보호층과 오리피스층을 제공하도록 처리된다. 오리피스층을 형성하기 위한 다양한 방법이 있음을 당업자라면 알고 있을 것이다. 예시적인 프로세스에 있어서, 마스크층 라벨은 다음의 주요 박막층 또는 기능을 나타낸다. 마스크는 (바람직하게 이용되는순서로는)게이트, 콘택트, 기판 콘택트(선택적), 메탈1, 경사진 메탈 에칭, 비아, 케비테이션 및 메탈2로서 표시된다.
도 7은 본 발명의 측면을 구현한 집적 회로 생성에 이용되는 프로세스의 예시적인 흐름도이다. 블록 310에서, 프로세서는 도핑된 기판, 바람직하게는 NMOS에 대해서는 p-도핑된 기판과, PMOS에 대해서는 n-도핑된 기판과 함께 시작한다. 종래의 프로세스에서는, 능동 영역을 정의하고 필드 산화를 성장시키는 주요 단계가 실행된다. 본 발명의 프로세스에서는, 능동 마스크를 가진 능동 영역을 정의하고 필드 산화를 성장시키는 종래의 단계들이 제거된다. 블록 312에서, 게이트 산화의 제 1 유전층이 도핑된 기판상에 도포된다. 실리콘 이산화층이 게이트 산화를 생성하도록 형성됨이 바람직하다. 대안적으로, 게이트 산화는 실리콘 질화층 및 실리콘 이산화층과 같은 여러층으로 형성될 수 있다. 또한, 게이트 산화를 제공하기 위한 여러 다른 방법이 있음을 당업자라면 알 것이다. 블록 314에서, 제 1 도전층이 도포되고(바람직하게는 폴리크리스탈 실리콘(폴리실리콘) 증착) 게이트 마스크로 패터닝되며, 블록 316에서, 폐쇄 루프 구조에서 습식 또는 건식 에칭되어, 잔류하는 제 1 도전층으로 부터 게이트 영역이 형성되고, 폐쇄 루프내에 트랜지스터의 드레인이 형성되고, 폐쇄 루프 구조의 외부 영역에 트랜지스터의 소오스가 형성된다. 블록 318에서, 트랜지스터의 능동 영역을 생성하기 위해 제 1 도전층에 의해 차단된 부분 이외의 기판 영역에 도펀트 농도가 제공된다. 기판 표면의 상당한 부분이 능동 영역으로 생성될 것인데, 이는 아일랜드 마스크를 이용하지 않기 때문이다. 블록320에서, 제 2 유전층, 바람직하게는 인 규산염 유리(Phosphosilicate Grass : PSG)가 기설정된 두께(적어도 2000Å, 바람직하게는 약 6000 내지 12,000Å이상)로 제공되어 나중에 형성될 배출 소자 및 기판(110)사이에 충분한 열적 절연을 제공한다. PSG가 제공된 후 첨가제를 제공함이 바람직하다. 선택적으로, 제 2 유전층의 제공후에, 열적 산화의 얇은 층, 바람직하게는 약 50 내지 2,000Å, 보다 바람직하게는 1,000Å의 두께로, 트랜지스터의 소오스, 드레인 및 게이트위에 제공될 수 있다. 블록 322에서, 콘택트 마스크를 이용하여 제 2 유전층에 제 1 콘택트 영역 세트를 생성하여, 제 1 도전층 및/또는 트랜지스터의 능동 영역에 개구를 형성한다. 선택적으로, 선택적인 기판 콘택 마스크를 제 2 에칭 단계에서 이용하여 기판 몸체 콘택츠를 패터닝하고 에칭한다. 블록 324에서, 제 2 도전층, 바람직하게는 탄탈륨 알루미늄과 같은 전기적 레지스트층을 증착에 의해 도포한다. 선택적으로 폴리크리스탈 실리콘(폴리실리콘)으로 제 2 도전층을 형성한다. 제 2 도전층은 배출 소자를 생성하는데 이용된다. 블록 326에서, 바람직하게는 증착 및 스퍼터링에 의해 알루미늄과 같은 제 3 도전층을 도포한다. 블록 328에서, 메탈 마스크로 제 3 도전층을 패터닝하고, 상호 접속을 위한 메탈 트레이스(metal trace)를 형성하기 위해 에칭한다. 제 3 도전층은 트랜지스터의 능동 영역과 배출 소자를 연결시키는데 이용된다. 또한, 제 3 도전층은 제 1 도전층으로 부터의 여러 신호를 능동 영역에 연결시키는데 이용된다. 집적 회로를 프린트헤드로 전환시키기 위해서는, 집적 회로 박막과의 인터페이스를 위해, 추가적인 단계들이 프린트헤드 박막 보호 재료 및 도전층을 조합한다. 블록 330에서, 패시베이션층은 기판상의 이전에 도포된 층위에 제공된다. 블록 332에서, 비아 마스크를 이용하여 패시베이션층을 패터닝하고 에칭하여 패시베이션층에 제 3 도전층으로의 제 2 콘택트 영역 세트를 생성한다. 보호 패시베이션층을 실리콘 질화층 및 실리콘 탄화물층으로 구성함이 바람직하다. 블록 334에서, 보호 케비테이션층으로써, 바람직하게는 탄탈륨, 텅스턴 또는 몰리브덴(molybdenum)을 도포한다. 블록 336에서, 케비테이션층을 케비테이션 마스크로 패터닝하고 에칭한다. 블록 338에서, 제 4 도전층, 바람직하게는 금을 증착하고 스퍼터링한다. 블록 340에서, 제 4 도전층을 메탈2 마스크로 패터닝하고 에칭하여 도전 트레이스를 생성한다. 제 4 도전층 트레이스는 패시베이션층의 제 2 콘택트 영역 세트를 통해 제 3 도전층과의 콘택트를 형성하는데 이용된다. 프린트헤드를 작동시키기 위한 외부 신호는 제 4 도전층과 접촉한다. 단계 342에서, 기판상의 이전에 도포된 박막 층 스택의 표면위에 오리피스층을 제공한다. 오리피스층은 하나 이상의 층으로 구성된다. 한가지 선택 사항은 보호 장벽층을 제공하여 배출 소자에 결합된 유체 우물(유체 수신 캐비티)을 정의하고, 그 다음 오리피스층을 제공하고, 또한 오리피스층에 정의된 것으로 프린트헤드로 부터의 임의의 배출 유체를 지향시키는 노즐을 유체 우물 위에 제공하는 것이다. 다른 선택 사항은, 노출되고 현상될 수 있는 사진 석판 폴리머 또는 에폭시 재료를 제공하여, 유체 우물 및 노즐을 형성하는 것이다. 폴리머 및 에폭시 재료는 하나 이상의 층으로 구성될 수 있다.
도 8은 집적 회로로서, 본 발명을 구현하는 유체 분사 프린트헤드(200)의 예시적인 투시도이다. 기판(110)상에는 도 5에 도시된 회로로 이루어진 박막층(132)의 스택이 배치된다. 집적 회로의 표면에는 유체 분사를 위한 적어도 하나의 개구(190)를 정의하는 오피리스층(182)이 배치된다. 개구는 도 2의 (도시되지 않은) 배출 소자(120)에 유동적으로 결합된다. 배출 소자(120)는 유체 우물내의 유체에 에너지를 전달하기 위해, 유체 우물의 아래에서 그와 정렬되게 배치됨이 바람직하다.
도 9는 도 8의 유체 분사 프린트헤드(200)를 포함하는 예시적인 유체 카트리지(220)의 도면이다. 유체 카트리지(220)는 유체 저장고를 정의하는 몸체(218)를 가진다. 유체 저장고는 유체 분사 프린트헤드(200)의 오리피스층(182)내의 개구(190)에 유동적으로 결합된다. 유체 카트리지(220)는 폐쇄형 발포 스폰지로 도시된 압력 레귤레이터(216)를 가지고 있어서, 저장고내의 유체가 개구 밖으로 흐르지 못하게 한다. 유체 분사 프린트헤드(200)의 에너지 분산 소자(120)(도 2 참조)는 플렉스 회로(flex circuit, 212)를 이용하여 콘택트(214)와 연결된다.
도 10은 도 9의 유체 카트리지(220)를 이용하는 예시적인 기록 디바이스(240)를 나타낸 도면이다. 기록 디바이스(240)는 매체를 유지하기 위한 매체 트레이(medium tray)(250)를 포함한다. 기록 디바이스(240)는 제 1 운송 메카니즘(252)를 가지고 있어서, 매체(256)를 매체 트레이(250)으로 부터 유체 카트리지(220)상의 유체 분사 프린트헤드(200)의 제 1 방향을 가로질러 이동시킨다. 기록 디바이스(240)는 선택적으로 제 2 운송 메카니즘(254)를 가질 수 있으며, 제 2 운송 메카니즘(254)은 유체 카트리지(220)를 유지시키고, 매체(256)를 가로질러, 제 2 방향으로, 바람직하게는 제 1 방향과 수직한 방향으로 기록카트리지(220)를 운송한다.
Claims (17)
- 기판(110)과;상기 기판(110)상에 형성된 트랜지스터(130)-상기 트랜지스터의 게이트(114)는 적어도 하나의 폐쇄 루프를 형성함-; 및상기 트랜지스터에 결합되고, 중재 필드 산화층(120)없이 상기 기판상에 배치되는 배출 소자(120)를 포함하여 구성된,프린트헤드(200)의 집적 회로(117).
- 제 1 항에 있어서,상기 배출 소자(120)와 상기 기판(110) 사이에 배치되고, 2000Å보다 큰 두께를 가진 유전층(136)을 더 포함하는,집적 회로(117).
- 제 2 항에 있어서,상기 유전층(136)은 인 규산염 유리인,집적 회로(117).
- 제 2 항에 있어서,상기 유전층(136)은 열적 산화층 및 인 규산염 유리로 구성된,집적 회로(117).
- 제 1 항에 있어서,상기 트랜지스터(130)는 상기 기판에 직접적으로 연결되지 않은 벌크를 포함하는,집적 회로(117).
- 제 1 항에 있어서,상기 트랜지스터(130)는 능동 마스크 정의없이 형성되는,집적 회로(117).
- 제 1 항에 있어서,상기 트랜지스터(130)는 실리콘 이산화층 및 실리콘 질화층으로 형성된 게이트 산화(115)를 포함하는,집적 회로(117).
- 청구항 제 1 항의 집적 회로(117); 및배출 소자(126)에 유동적으로 결합된 노즐을 정의하는 오리피스층(182)을 포함하며,상기 노즐은 상기 배출 소자로 유체를 운송하기 위해 유체 채널에 유동적으로 결합된,프린트헤드(200).
- 청구항 제 8 항의 프린트헤드(200)와;상기 프린트헤드의 유체 채널에 유동적으로 결합된 유체 저장고를 가진 몸체(218); 및주변 공기 압력에 비해 음의 압력을 유지시켜서, 상기 배출 소자가 활성화되지 않으면, 상기 프린트헤드내의 유체가 상기 노즐 밖으로 흐르지 못하게 하는 압력 레귤레이터(216)를 포함하는,유체 카트리지(220).
- 청구항 제 9 항의 유체 카트리지(220); 및상기 유체 카트리지를 기록 매체에 대해 적어도 하나의 방향으로 이동시키는 운송 메카니즘(254)을 포함하는,기록 디바이스(240).
- 조합형 트랜지스터 및 배출 소자를 포함하는 집적 회로(117)를 생성하기 위한 방법으로서:기판상에 제 1 유전층(312)를 제공하여 게이트 산화를 형성하는 단계와;폐쇄 루프의 제 1 도전층(314)을 제공하여 트랜지스터들의 게이트 영역들을 정의하는 단계와;상기 제 1 도전층에 의해 차단된 곳 이외의 기판 영역에 도펀트 농도를 제공하여 상기 트랜지스터의 능동 영역을 생성하는 단계와;제 2 유전층(320)을 기설정된 두께로 제공하여, 나중에 형성될 배출 소자와 기판간에 충분한 열적 절연을 제공하는 단계와;상기 제 2 유전층에 제 1 콘택트 영역(322) 세트를 생성하는 단계와;상기 배출 소자를 생성하는데 이용되는 제 2 도전층(324)을 제공하는 단계; 및제 3 도전층(326)을 제공하여 상기 트랜지스터의 능동 영역과 상기 배출 소자를 연결시키는 단계를 포함하는,집적 회로 생성 방법.
- 청구항 제 11 항의 방법에 의해 생성된 집적 회로(117).
- 청구항 제 11 항의 방법을 포함하는 프린트헤드(200) 생성 방법으로서:상기 기판상의 이전에 제공된 층위에 패시베이션층(330)을 제공하는 단계와;상기 패시베이션층에 상기 제 3 도전층으로의 제 2 콘택트 영역(332) 세트를 생성하는 단계와;상기 패시베이션층상에 케비테이션층(334)을 제공하는 단계; 및상기 패시베이션층의 상기 제 2 콘택트 영역 세트를 통해 상기 제 3 도전층과의 접속을 위한 제 4 도전층(338)을 제공하는 단계를 포함하는,프린트헤드 생성 방법.
- 청구항 제 13 항의 방법에 의해 생성된 프린트헤드(200).
- 제 13 항에 있어서,상기 기판상의 이전에 제공된 박막층의 스택위에 오리피스층(342)을 제공하는 단계를 더 포함하는,프린트헤드 생성방법.
- 청구항 제 15 항의 방법에 의해 생성된 프린트헤드(200).
- 집적화된 적어도 하나의 트랜지스터가 위에 배치된 프린트헤드를 제조하는 방법으로서:기판을 제공하는 단계와;상기 기판상에 실리콘 이산화층을 제공하는 단계와;상기 실리콘 이산화층위에 폴리크리스탈 실리콘층을 형성하되, 상기 폴리크리스탈 실리콘층 및 그 아래의 상기 실리콘 이산화층은 트랜지스터의 게이트를 형성하고, 상기 게이트는 폐쇄 루프 구조를 가진, 단계와;상기 게이트에 인접한 기판내에 트랜지스터 소오스 영역과 트랜지스터 드레인 영역을 형성하는 단계와;상기 실리콘 이산화층, 상기 게이트, 상기 소오스 영역 및 상기 드레인 영역상에 유전 재료층을 형성하는 단계와;상기 게이트와 소오스 영역 및 드레인 영역으로의 횡단을 제공하기 위해, 상기 유전 재료층을 통과하는 다수의 개구를 형성하는 단계와;상기 유전 재료층상에, 상기 개구를 통해 상기 게이트와, 소오스 영역 및 드레인 영역과 직접적인 전기적 접촉을 이루는 전기적 레지스트 재료층을 제공하는 단계와;다층 구조를 형성하기 위해 상기 전기적 레지스트 재료층상에 도전 재료층을 제공하는 - 상기 다층 구조의 전기적 레지스트 재료층은 적어도 하나의 노출된 섹션을 가지며, 상기 노출된 섹션에는 상기 도전 재료층이 없으며, 상기 노출된 섹션은 배출 소자로서 기능하고, 상기 전기적 레지스트 재료층은 트랜지스터의 소오스 영역, 드레인 영역 및 게이트에서 도전 재료층으로 덮혀있음- 단계와;상기 레지스터상에 보호 재료 부분을 제공하는 단계; 및상기 보호 재료층상에, 적어도 하나의 노즐이 통과하는 오리피스층을 확보하는 - 상기 보호 재료 부분은 오리피스층을 통과하는 개구 바로 아래에 제거된 부분을 가지고 있어서 그 아래에 유체 우물을 형성하고 있으며, 상기 배출 소자는 유체 우물 아래에서 그와 정렬되게 배치되어 상기 유체 우물에 에너지를 제공함- 단계를 포함하는,프린트헤드 제조 방법.
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