KR20030080402A - Method of manufacturing a flash memory device - Google Patents
Method of manufacturing a flash memory device Download PDFInfo
- Publication number
- KR20030080402A KR20030080402A KR1020020018998A KR20020018998A KR20030080402A KR 20030080402 A KR20030080402 A KR 20030080402A KR 1020020018998 A KR1020020018998 A KR 1020020018998A KR 20020018998 A KR20020018998 A KR 20020018998A KR 20030080402 A KR20030080402 A KR 20030080402A
- Authority
- KR
- South Korea
- Prior art keywords
- source
- contact
- forming
- axis
- metal contact
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 150000004767 nitrides Chemical class 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 플래시메모리 소자의 제조 방법에 관한 것으로, 특히 0.18㎛이하의 플래시메모리 셀(Flash Memory Cell)의 레이아웃(layout)을 규칙적으로 형성할 수 있고, 소스 픽업(source pick-up)부 주변의 셀들의 소거속도(erase speed)를 향상시킬 수 있는 플래시메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, the layout of a flash memory cell of 0.18 μm or less can be regularly formed, The present invention relates to a method of manufacturing a flash memory device capable of improving erase speeds of cells.
플래시메모리(Flash memory) 셀 어레이(cell array)는 단순하여 거의 같은 층(layer)의 패턴(pattern)이 반복된다.Flash memory cell arrays are simple and repeat patterns of substantially the same layer.
도 1은 종래의 기술에 따른 플래시메모리 소자의 레이아웃도이다.1 is a layout diagram of a flash memory device according to the related art.
도 1을 참조하면, 일반적인 플래시메모리 소자의 레이아웃 패턴은 필드 산화막(Field Oxide ; FOX)(10), 플로팅 게이트(즉, 제 1 폴리 실리콘(poly silicon)층)(20), 컨트롤 게이트(즉, 제 2 폴리 실리콘층)(30)과 제 1 및 제 2 메탈 콘택(metal contact)층(40)이 반복적으로 배열되어있는 형태이다.Referring to FIG. 1, a layout pattern of a general flash memory device may include a field oxide (FOX) 10, a floating gate (ie, a first poly silicon layer) 20, and a control gate (ie, The second polysilicon layer) 30 and the first and second metal contact layers 40 are repeatedly arranged.
종래의 공정에서, 소스(source) 및 드레인(drain) 형성 후 자기 정렬 소스(Self Align Source ; 이하 'SAS'라함)공정 또는 텅스텐 국부연결(Tungsten Local Interconnection ; 이하 'WLI'라함)공정을 이용하여 공통 소스라인(common source line)을 형성한다.In a conventional process, a self alignment source (SAS) process or a Tungsten Local Interconnection (WLI) process is used after source and drain formation. To form a common source line (common source line).
WLI공정을 이용할 경우 자기 정렬 콘택(Self Align Contact ; 이하 'SAC'라함)공정을 도입하여 콘택을 형성한다. 소스라인을 제어하는 콘택을 형성하기 위해 종래의 기술에서는 드레인 영역과 소스 픽업영역에 형성되는 콘택홀의 크기를 동일하게 형성한다. 이로 인해 소스 픽업영역의 소스 사이즈가 셀 어레이 영역의 소스 사이즈 보다 크게 형성하게 된다. 또한 소스 픽업용 콘택홀과 게이트 전극사이에 어느 정도의 공간을 유지해야 한다. 소스 픽업용 콘택홀이 형성되는 부분의 게이트층은 직선모양의 패턴이 아닌 굴절되게 된다.In the case of using the WLI process, a contact is formed by introducing a self alignment contact process (hereinafter, referred to as a 'SAC' process). In order to form a contact for controlling the source line, in the related art, the size of the contact hole formed in the drain region and the source pickup region is the same. As a result, the source size of the source pickup region is larger than that of the cell array region. In addition, a certain amount of space must be maintained between the source pick-up contact hole and the gate electrode. The gate layer of the portion where the source pickup contact hole is formed is refracted rather than a straight pattern.
상기와 같은 소스 픽업용 콘택홀 형성으로 인해 소스 픽업이 이루어지는 부분의 제 1 폴리 실리콘층의 사이즈(size)가 줄어들게 되고 또한 주변 셀의 제 1 폴리 실리콘층의 사이즈도 줄어들게 된다.The formation of the source pickup contact hole reduces the size of the first polysilicon layer in the portion where the source pickup is made, and also reduces the size of the first polysilicon layer in the peripheral cell.
구체적으로, 기존의 제조 방법에서는 제 1 폴리 실리콘층의 임계치수(Critical Demension ; 이하 'CD'라함)가 0.52㎛이다. 하지만 소스 픽업용 콘택 마스크(mask) 작업시 근접효과(Proximity effect)에 의해 제 1 폴리 실리콘층의 임계치수가 작아지게 된다. 즉, 소스 픽업의 제 1 폴리 실리콘층의 폭은 0.45㎛로 약 0.07㎛가 줄어들었으며 바로 인접 셀의 제 1 폴리 실리콘층 또한 0.5㎛로 약 0.02㎛가 줄어든다.Specifically, in the conventional manufacturing method, the critical dimension (hereinafter, referred to as 'CD') of the first polysilicon layer is 0.52 μm. However, the critical dimension of the first polysilicon layer may be reduced due to the proximity effect when the contact mask for the source pickup is performed. That is, the width of the first polysilicon layer of the source pickup is reduced by about 0.07 μm to 0.45 μm, and the first polysilicon layer of the immediately adjacent cell is also reduced by about 0.02 μm to 0.5 μm.
따라서 큰 사이즈의 소스 픽업용 콘택홀에 의해 FOX, 제 1 폴리 실리콘층 및 게이트층 형성시 패턴들의 차이가 발생한다. 특히 제 1 폴리 실리콘층 형성시 소스 픽업 및 인접한 셀의 제 1 폴리 실리콘층의 넓이가 줄어들어 셀의 커플링 비(coupling ratio)가 감소된다. 이로 인해 셀의 소거속도(erase speed)가 급격히 떨어져 수율감소(yield drop)를 초래한다.Therefore, a large difference in patterns occurs during formation of the FOX, the first polysilicon layer, and the gate layer due to the large size of the source pickup contact hole. In particular, the formation of the first polysilicon layer reduces the area of the source pick-up and the first polysilicon layer of adjacent cells, thereby reducing the coupling ratio of the cells. This causes the erase speed of the cell to drop sharply, leading to yield drop.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 WLI공정을 이용하여 소스 픽업이 형성되는 영역의 레이아웃을 셀영역과 동일하게 형성함으로써 각층을 규칙적으로 형성할 수 있고, 마스크 공정시 인접효과를 감소시킬 수 있으며, 소스 픽업용 콘택 주변의 셀의 소거속도를 향상시킬 수 있는 플래시메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention can form each layer regularly by forming the layout of the region where the source pickup is formed in the same manner as the cell region by using the WLI process, and reduce the adjacent effect during the mask process. It is possible to provide a method of manufacturing a flash memory device capable of improving the erase speed of a cell around a source pickup contact.
도 1은 종래의 기술에 따른 플래시메모리 소자의 레이아웃도이다.1 is a layout diagram of a flash memory device according to the related art.
도 2a 내지 도 2f는 본 발명에 따른 플래시메모리 소자의 제조 방법을 설명하기 위한 레이아웃도들이다.2A to 2F are layout diagrams for describing a method of manufacturing a flash memory device according to the present invention.
도 3은 도 2f의 Ⅲ-Ⅲ' 선상의 단면도이다.3 is a cross-sectional view taken along line III-III 'of FIG. 2F.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 120 : 필드 산화막20, 130 : 플로팅 게이트층10, 120: field oxide film 20, 130: floating gate layer
30, 140 : 컨트롤 게이트층40, 150, 160 : 메탈 콘택30, 140: control gate layer 40, 150, 160: metal contact
110 : 반도체 기판112 : 터널 산화막110 semiconductor substrate 112 tunnel oxide film
132 : 유전체막142 : 스페이서132 dielectric layer 142 spacer
152 : 질화막148, 154 : 층간 절연막152: nitride film 148, 154: interlayer insulating film
156 : 소스라인50, 162 : 소스 픽업용 콘택156: source line 50, 162: source pickup contact
170 : 비트라인180 : 공통 소스라인170: bit line 180: common source line
상술한 기술적 과제를 달성하기 위한 본 발명은 반도체 기판상에 소자 분리막을 형성하는 단계와, 상기 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤게이트를 패터닝 하여 게이트 전극을 형성하는 단계와, 이온 주입 공정을 실시하여 소스/드레인을 형성하는 단계와, 상기 게이트전극 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극 사이의 상기 소스를 연결하는 소스라인과 상기 드레인과 연결되는 제 1 메탈 콘택을 형성하는 단계와, 전체구조 상부에 질화막 및 층간절연막을 형성하는 단계와, 상기 소스라인 상부에 소스 픽업용 콘택과 상기 제 1 메탈 콘택 상부에 제 2 메탈 콘택을 형성하는 단계 및 상기 소스 픽업용 콘택이 연결된 공통 소스라인과, 상기 제 2 메탈 콘택이 연결된 비트라인을 형성하는 단계를 포함하되, 상기 소자 분리막, 상기 터널 산화막, 상기 플로팅 게이트, 상기 유전체막 및 상기 컨트롤게이트를 형성하기 위한 각각의 모든 레이아웃이 상기 소스 픽업용 콘택에 의해 굴곡 되지 않고 일정한 폭을 갖도록 패터닝하는 것을 특징으로 하는 플래시메모리 소자의 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a device isolation layer on a semiconductor substrate, patterning a tunnel oxide layer, a floating gate, a dielectric layer, and a control gate on the semiconductor substrate to form a gate electrode; Forming a source / drain by performing an ion implantation process, forming a spacer on the sidewalls of the gate electrode, and forming a first metal contact connected to the source line and the drain connecting the source between the gate electrode. Forming a nitride layer and an interlayer dielectric layer on the entire structure, forming a source pickup contact on the source line and a second metal contact on the first metal contact, and forming the source pickup contact. Forming the connected common source line and the bit line to which the second metal contact is connected; And each layout for forming the device isolation film, the tunnel oxide film, the floating gate, the dielectric film, and the control gate is patterned so as to have a constant width without being bent by the source pickup contact. It provides a method for producing.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 2a 내지 도 2f는 본 발명에 따른 플래시메모리 소자의 제조 방법을 설명하기 위한 레이아웃도들이다.2A to 2F are layout diagrams for describing a method of manufacturing a flash memory device according to the present invention.
도 3은 도 2f의 Ⅲ-Ⅲ' 선상의 단면도이다.3 is a cross-sectional view taken along line III-III 'of FIG. 2F.
도 2a 및 도 3을 참조하면, 소자분리 공정에 의해 반도체 기판(110)상에 필드 산화막(120)을 형성하여 액티브 영역과 필드 영역을 정의한다. 이때 액티브 영역의 X축(즉, 워드라인 방향)의 폭은 약 0.3㎛로 하고 필드영역의 X축의 폭을 0.4㎛로 레이아웃 한다.2A and 3, a field oxide film 120 is formed on a semiconductor substrate 110 by an isolation process to define an active region and a field region. At this time, the width of the X axis of the active area (that is, the word line direction) is about 0.3 m, and the width of the X axis of the field area is 0.4 m.
도 2b 및 도 3을 참조하면, 전체 구조 상부에 터널 산화막(112) 및 제 1 폴리 실리콘층(즉, 플로팅게이트; 130)을 형성한 후 패터닝한다. 패터닝 시에 소스 픽업용 콘택이 형성될 영역의 제 1 폴리 실리콘층(130)의 폭을 줄이지 않고 제 1 폴리 실리콘층(130)의 폭을 일정하게 한다. 이때 제 1 폴리 실리콘층(130)의 X축 CD는 0.52㎛로 하고 제 1 폴리 실리콘층(130)간의 스페이스를 약 0.18㎛로 레이아웃 한다.2B and 3, the tunnel oxide layer 112 and the first polysilicon layer (ie, floating gate) 130 are formed on the entire structure and then patterned. When patterning, the width of the first polysilicon layer 130 is made constant without reducing the width of the first polysilicon layer 130 in the region where the source pickup contact is to be formed. At this time, the X-axis CD of the first polysilicon layer 130 is 0.52 μm, and the space between the first polysilicon layers 130 is laid out at about 0.18 μm.
도 2c 및 도 3을 참조하면, 전체 구조상부에 유전체막(132) 및 제 2 폴리 실리콘층(즉, 컨트롤게이트층 ; 140)을 패터닝하여 게이트 전극(145)을 형성한다. 이온 주입공정을 실시하여 소스 및 드레인을 형성하고, 전체 구조상부에 게이트 스페이서(spacer)용 질화막(nitride)을 증착한 후 소정의 식각공정을 실시하여 게이트 스페이서(142)를 형성한다. 컨트롤게이트(140) 패터닝시 소스 픽업이 형성될 영역의 컨트롤게이트층(140)을 굴곡시키지 않고 컨트롤게이트층(140)을 일자로 패터닝 한다. 즉, 컨트롤게이트층(140)의 폭이 일정하도록 패터닝한다. 컨트롤게이트(140) 패터닝에 의해 게이트 전극(145)의 Y축 폭을 0.2㎛로 형성하여 드레인의 Y축 폭을 0.4㎛로 하고 소스의 Y축 폭을 0.3㎛로 레이아웃한다.2C and 3, the gate electrode 145 is formed by patterning the dielectric film 132 and the second polysilicon layer (ie, the control gate layer 140) on the entire structure. The ion implantation process is performed to form a source and a drain, a nitride film for the gate spacer is deposited on the entire structure, and a predetermined etching process is performed to form the gate spacer 142. When the control gate 140 is patterned, the control gate layer 140 is patterned without bending the control gate layer 140 in the region where the source pickup is to be formed. That is, the width of the control gate layer 140 is patterned to be constant. By patterning the control gate 140, the Y-axis width of the gate electrode 145 is formed to 0.2 μm, the Y-axis width of the drain is 0.4 μm, and the Y-axis width of the source is laid out to 0.3 μm.
도 2d 및 도 3을 참조하면, 전체 구조 상부에 제 1 층간 절연막(148)을 형서한 다음 SAC 및 WLI공정을 이용하여 이웃하는 셀의 소스영역을 연결하는 소스라인(156)과 드레인영역을 비트라인(170)에 연결하기 위한 제 1 메탈 콘택(150)을 형성한다. 텅스텐으로 이루어진 소스영역의 소스라인(156)의 Y축 폭을 0.28㎛로 하고 드레인 영역의 제 1 메탈 콘택(150)의 X축 폭을 0.3㎛로 Y축 폭을 0.36㎛로 레이아웃한다.2D and 3, the first interlayer insulating film 148 is formed on the entire structure, and then the source line 156 and the drain region which connect the source regions of neighboring cells using the SAC and WLI processes are bit-bited. A first metal contact 150 is formed to connect to the line 170. The Y axis width of the source line 156 of the source region made of tungsten is 0.28 mu m, the X axis width of the first metal contact 150 of the drain region is 0.3 mu m, and the Y axis width is 0.36 mu m.
도 2e 및 도 3을 참조하면, 전체 구조 상부에 질화막(152) 및 제 2 층간절연막(154)을 형성한 다음 소스라인(156) 상부에 소스 픽업용 콘택(162) 및 제 1 메탈 콘택(150) 상부에 제 2 메탈 콘택(160)을 형성한다. 이때 소스영역의 소스픽업용 콘택(162)의 사이즈는 드레인영역에 형성된 제 2 메탈 콘택(160)의 사이즈와 같거나 작게 형성한다. 본 실시예에서는 드레인영역의 제 2 메탈 콘택(160)의 사이즈는 제 1 메탈 콘택(150)의 사이즈와 같은 X축 폭은 0.3㎛으로 Y축 폭은 0.36㎛으로 레이아웃하고, 소스 픽업용 콘택은 X축 폭을 0.3㎛로 하고 Y축 폭을 0.3㎛으로 레이아웃한다.2E and 3, the nitride film 152 and the second interlayer insulating film 154 are formed on the entire structure, and then the source pickup contact 162 and the first metal contact 150 are formed on the source line 156. The second metal contact 160 is formed on the upper portion thereof. In this case, the size of the source pickup contact 162 of the source region is equal to or smaller than the size of the second metal contact 160 formed in the drain region. In the present embodiment, the size of the second metal contact 160 of the drain region is the same as that of the first metal contact 150, and the X-axis width is 0.3 μm and the Y-axis width is 0.36 μm. The X-axis width is 0.3 μm and the Y-axis width is 0.3 μm.
WLI공정을 사용하여 메탈 콘택을 형성할 경우 소스영역에는 메탈로 이루어진 소스라인(156) 및 소스픽업용 콘택(162) 그리고 드레인 영역에는 제 1 및 제 2 메탈 콘택(150 및 160)에 의해 두 개의 메탈 저항으로 나뉘어 진다. 소스라인 및 제 1 메탈 콘택(156 및 150)은 확산 저항이 포함되어있고 SAC공정에 의해 하부 CD가 매우작다. 따라서 소스라인 및 제 1 메탈 콘택(156 및 150)의 저항이 소스 픽업용 콘택 및 제 2 메탈 콘택(162 및 160)의 저항보다 약 50 내지 100배 크기 때문에 소스 픽업용 콘택(162)의 사이즈를 0.3㎛×0.3㎛으로 하더라도 저항값으로 인한 문제는 없다.In the case of forming the metal contact using the WLI process, the source contact 162 and the source pickup contact 162 made of metal are formed in the source region, and the first and second metal contacts 150 and 160 are formed in the drain region. It is divided into metal resistors. The source line and the first metal contacts 156 and 150 contain diffusion resistors and the bottom CD is very small by the SAC process. Therefore, the size of the source pickup contact 162 is about 50 to 100 times larger than the resistance of the source line and the first metal contacts 156 and 150 than the resistance of the source pick-up contact and the second metal contacts 162 and 160. Even if it is 0.3 micrometer x 0.3 micrometer, there is no problem by a resistance value.
또한 소스 픽업용 콘택(162)의 X축 폭은 제 1 메탈 콘택(150)의 디자인 룰(design rule)에 영향을 받기 때문에 더 크게 할 수 없다. 하지만 소스 픽업용 콘택(162)의 Y축 폭을 크게 하더라도 질화막 물질이 있기 때문에 제 2 메탈 콘택(160)이 게이트 전극(145) 상부에 형성되어도 문제가 되지 않는다.In addition, the X-axis width of the source pick-up contact 162 cannot be made larger because it is influenced by the design rule of the first metal contact 150. However, even if the Y-axis width of the source pick-up contact 162 is increased, there is no problem even if the second metal contact 160 is formed on the gate electrode 145 because of the nitride film material.
도 2f 및 도 3을 참조하면, 소스 픽업용 콘택(162)을 공통 소스라인(180)에 연결하고 드레인영역의 제 2 메탈 콘택(160)을 비트라인(170)에 연결한다.2F and 3, the source pickup contact 162 is connected to the common source line 180, and the second metal contact 160 of the drain region is connected to the bit line 170.
소스 픽업이 들어가는 부분의 레이아웃을 주변 셀부분과 동일하게 형성함으로써 각층들을 규칙적으로 배열할 수 있다. 또한 인접효과를 감소시키고 소스 픽업주변의 셀들의 소거 속도를 향상시킬 수 있다. 소스 픽업영역의 X축의 사이즈를 약 30%정도 줄일 수 있다.Each layer can be arranged regularly by forming the layout of the portion where the source pickup enters the same as the surrounding cell portion. In addition, the proximity effect can be reduced and the erase speed of the cells around the source pickup can be improved. The size of the X axis of the source pickup area can be reduced by about 30%.
상술한 바와 같이, 본 발명은 소스 픽업이 들어가는 부분의 레이아웃을 주변 셀과 동일하게 형성함으로써 각 층들을 규칙적으로 배열할 수 있고, 마스크 작업시 인접효과를 감소시킬 수 있다.As described above, the present invention can arrange the layers regularly by forming the layout of the portion where the source pickup enters the same as the surrounding cells, and can reduce the adjacent effect in the mask operation.
또한, 규칙적으로 층을 배열하여 마스크 작업시 발생하는 인접효과를 감소시킴으로써 소스 픽업 주변의 셀의 소거 속도를 향상시킬 수 있다.It is also possible to improve the erase speed of the cells around the source pickup by regularly arranging the layers to reduce the adjacent effects that occur during masking.
또한, 소스 픽업영역의 사이즈를 줄임으로써 전체적인 칩의 사이즈를 축소 할 수 있다.In addition, by reducing the size of the source pickup area, the overall chip size can be reduced.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020018998A KR20030080402A (en) | 2002-04-08 | 2002-04-08 | Method of manufacturing a flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020018998A KR20030080402A (en) | 2002-04-08 | 2002-04-08 | Method of manufacturing a flash memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030080402A true KR20030080402A (en) | 2003-10-17 |
Family
ID=32378147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020018998A KR20030080402A (en) | 2002-04-08 | 2002-04-08 | Method of manufacturing a flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030080402A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101014029B1 (en) * | 2008-06-17 | 2011-02-14 | 기아자동차주식회사 | Room lamp switch device for automobile |
-
2002
- 2002-04-08 KR KR1020020018998A patent/KR20030080402A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101014029B1 (en) * | 2008-06-17 | 2011-02-14 | 기아자동차주식회사 | Room lamp switch device for automobile |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8036036B2 (en) | Semiconductor device and a manufacturing method thereof | |
| US7250335B2 (en) | Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin | |
| KR100694973B1 (en) | method for fabricating flash memory device | |
| US7259065B2 (en) | Method of forming trench in semiconductor device | |
| JP2004080037A (en) | Semiconductor device having eeprom and mask rom and its manufacturing method | |
| KR20000007479A (en) | Eprom built-in semiconductor device and fabrication method thereof | |
| US9343467B2 (en) | Semiconductor device | |
| JP4704015B2 (en) | Semiconductor device and method for manufacturing semiconductor memory device | |
| US7049197B2 (en) | Method of manufacturing a semiconductor device | |
| US6890820B2 (en) | Method of fabricating FLASH memory devices | |
| US20020068402A1 (en) | Nonvolatile semiconductor memory and process for fabricating the same | |
| KR100251229B1 (en) | Advanced nor type read only memory and fabricating method thereof | |
| US7674679B2 (en) | Manufacturing method of semiconductor device and semiconductor device | |
| KR20080037592A (en) | Non-volatile semiconductor memory and manufacturing method of the same | |
| KR20080030849A (en) | Semiconductor memory device and method for forming thereof | |
| KR20030080402A (en) | Method of manufacturing a flash memory device | |
| KR20020062435A (en) | Flash memory device and method of fabricating the same | |
| JP2001168304A (en) | Non-volatile semiconductor memory device | |
| US4263663A (en) | VMOS ROM Array | |
| JPH1126436A (en) | Manufacture of semiconductor device | |
| KR0165344B1 (en) | Method of element isolation on a non-volatile memory device | |
| KR20030079208A (en) | The flash memory device and method of manufacturing the same | |
| EP0702848A1 (en) | Method of eliminating poly end cap rounding effect | |
| KR20020052611A (en) | Nand-type flash memory device and fabrication method thereof | |
| JPS6175566A (en) | Manufacture of semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |