KR20020052611A - Nand-type flash memory device and fabrication method thereof - Google Patents
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Abstract
Description
본 발명은 플래쉬(flash) 메모리소자 및 그 제조방법에 관한 것으로, 특히 경사진 측면을 갖는 플로팅 게이트를 구비하는 낸드(NAND) 형 플래쉬 메모리소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device and a method of manufacturing the same, and more particularly, to a NAND flash memory device having a floating gate having an inclined side surface and a method of manufacturing the same.
낸드(NAND) 형 플래쉬 메모리소자는, 소오스, 드레인 및 플로팅 게이트와 컨트롤 게이트로 이루어진 이중 게이트로 구성된 하나의 트랜지스터의 하나의 메모리셀을 구성한다. 플로팅 게이트는 데이터를 저장하는 역할을 수행하고, 컨트롤 게이트는 플로팅 게이트를 제어하는 역할을 수행하며, 고압의 신호를 컨트롤 게이트 및 포켓 웰(pocket well)에 인가하여 데이터의 프로그램(program) 및 소거(erase)가 가능하도록 하는 특징을 가지고 있다.A NAND type flash memory device constitutes one memory cell of one transistor composed of a double gate consisting of a source, a drain, and a floating gate and a control gate. The floating gate serves to store data, and the control gate controls the floating gate, and a high voltage signal is applied to the control gate and the pocket well to program and erase the data. Erasing is possible.
이러한 NAND형 플래쉬 메모리소자의 프로그램 및 소거 동작은, 층간절연막과 게이트산화막의 정전용량의 비(ratio)로 계산되어지는 결합비(coupling ratio)에 의해 민감하게 영향을 받는다. 층간절연막의 정전용량을 증가시키면 같은 동작전압에서 게이트산화막에 보다 많은 전압이 가해질 수 있으므로, 소자의 효율을 극대화할 수 있게 된다. 이러한 이유에서, 종래에는 활성영역을 따라 라인(line) 형태로 배치되는 플로팅 게이트의 측벽을 경사지게 형성하는 것이 일반적인 방법이었는데, 도 1에 간략한 레이아웃도가 도시되어 있다.The program and erase operations of the NAND type flash memory device are sensitively affected by a coupling ratio calculated as the ratio of the capacitance between the interlayer insulating film and the gate oxide film. Increasing the capacitance of the interlayer dielectric allows more voltage to be applied to the gate oxide at the same operating voltage, thereby maximizing device efficiency. For this reason, conventionally, it was a general method to form the sidewalls of the floating gates arranged in a line shape along the active region in an inclined manner, which is shown in FIG.
도 1을 참조하면, 복수의 플로팅 게이트(8)들이 활성영역(도시되지 않음)을 따라 라인(line) 형태로 배치되어 있고, 이들과 수직한 방향으로 복수개의 컨트롤 게이트(12)들이 배치되어 있다. 이들 플로팅 게이트(8)들은 도시된 것과 같이 경사지게 식각된 측면(참조부호 "A")을 갖는다.Referring to FIG. 1, a plurality of floating gates 8 are arranged in a line form along an active region (not shown), and a plurality of control gates 12 are disposed in a direction perpendicular thereto. . These floating gates 8 have an inclinedly etched side (reference "A") as shown.
도 2와 도 3은 각각 컨트롤 게이트 방향(y축)과 플로팅 게이트 방향(x축)의 단면을 각각 도시한 것이다. 특히, 컨트롤 게이트 방향의 단면도인 도 2를 참조하면, 플로팅 게이트(8)의 측면이 경사지게 식각되어 있음을 알 수 있다. 따라서, 층간절연막(10)과 플로팅 게이트(8) 및 컨트롤 게이트(10)의 접촉면적이 넓어져서 층간절연막에 의한 정전용량이 증가하고, 그로 인해 셀의 결합비(coupling ratio)가증가하고, 결과적으로 소자의 동작속도가 증가하는 등 효율이 증가하게 된다.2 and 3 illustrate cross sections of the control gate direction (y axis) and the floating gate direction (x axis), respectively. In particular, referring to FIG. 2, which is a cross-sectional view of the control gate direction, it can be seen that the side surface of the floating gate 8 is etched obliquely. Therefore, the contact area between the interlayer insulating film 10, the floating gate 8, and the control gate 10 is widened, thereby increasing the capacitance by the interlayer insulating film, thereby increasing the coupling ratio of the cell, and consequently, Efficiency increases, such as an increase in the operating speed of the device.
도 2 및 도 3을 참조하여 제조방법을 간략히 설명한다.The manufacturing method will be briefly described with reference to FIGS. 2 and 3.
먼저, 필드산화막(4)에 의해 활성영역과 필드영역으로 분리된 반도체기판(2) 상에 소정의 두께를 가지는 산화막(6)과 플로팅 게이트용 도전층을 차례로 적층한 다음, 사진식각 공정으로 도전층을 패터닝한다. 이 때, 셀의 결합비를 높이기 위하여 상기 도전층은 y축 방향으로 경사지게 식각한다.First, an oxide film 6 having a predetermined thickness and a conductive layer for floating gate are sequentially stacked on the semiconductor substrate 2 separated by the field oxide film 4 into an active region and a field region, and then electrically conductive by a photolithography process. Pattern the layer. At this time, the conductive layer is etched inclined in the y-axis direction in order to increase the coupling ratio of the cells.
다음, 반도체기판 상에 예를 들어 산화막/질화막/산화막 구조의 층간절연막(10)을 형성한 다음, 컨트롤 게이트를 형성하기 위한 도전층을 형성한다. 다음에, y축 방향으로의 사진공정을 진행하는데, 컨트롤 게이트용 도전층, 층간절연막, 그리고 플로팅 게이트용 도전층을 차례로 식각하여 컨트롤 게이트(12), 층간절연막(10) 및 플로팅 게이트(8)를 형성한다.Next, an interlayer insulating film 10 having an oxide film / nitride film / oxide film structure is formed on the semiconductor substrate, and then a conductive layer for forming a control gate is formed. Next, a photographic process in the y-axis direction is performed. The control gate 12, the interlayer insulating film 10, and the floating gate 8 are sequentially etched by sequentially etching the control gate conductive layer, the interlayer insulating film, and the floating gate conductive layer. To form.
여기서, 컨트롤 게이트(12)가 직선으로 형성되는 영역에는 층간절연막(10)이 평평한 곳과 기울어진 곳이 동시에 존재한다. 이 때, 기울어져 있는 곳이 평평한 곳에 비해 더 많이 식각되어야 하므로 식각량은 기울어진 쪽에 맞추게 되며, 따라서 플로팅 게이트가 평평한 부분의 층간절연막은 측면으로 과도식각될 위험이 있다.Here, in the region where the control gate 12 is formed in a straight line, a place where the interlayer insulating film 10 is flat and inclined is simultaneously present. At this time, since the inclined portion has to be etched more than the flat portion, the etching amount is adjusted to the inclined side, and thus, there is a risk that the interlayer insulating layer of the portion where the floating gate is flat is overetched laterally.
즉, 종래에는 결합비를 증가시키기 위하여 플로팅 게이트 방향으로의 측벽을 경사식각을 사용하여 경사지게 만듦으로써, 층간절연막의 정전용량을 증가시키려 하였으나, 컨트롤 게이트를 식각할 때는 수직으로 식각하기 때문에 층간절연막이 과도식각될 우려가 있으며, 결합비의 증가에도 한계가 있다.In other words, in order to increase the coupling ratio, the sidewall in the floating gate direction is inclined by using an inclined etching to increase the capacitance of the interlayer insulating film. However, when the control gate is etched, the interlayer insulating film is vertically etched. There is a risk of over-etching, and there is a limit to increase of the bonding ratio.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 층간절연막의 정전용량을 증가시키며 층간절연막의 과도식각 문제를 해소할 수 있는 구조의 낸드(NAND)형 플래쉬 메모리소자를 제공하는 것이다.Accordingly, an object of the present invention is to provide a NAND flash memory device having a structure capable of increasing the capacitance of an interlayer insulating film and solving a problem of overetching the interlayer insulating film.
본 발명이 이루고자 하는 다른 기술적 과제는, 층간절연막의 정전용량을 더욱 증가시키며 과도식각 문제를 해소할 수 있는 구조의 낸드(NAND)형 플래쉬 메모리소자의 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a NAND flash memory device having a structure capable of further increasing the capacitance of an interlayer insulating film and solving a problem of transient etching.
도 1은 종래의 낸드(NAND)형 플래쉬 메모리소자의 일 예를 도시한 간략한 레이아웃도이다.1 is a simplified layout diagram illustrating an example of a conventional NAND flash memory device.
도 2는 도1의 y축 방향의 단면도이고, 도 3은 도 1의 x축 방향의 단면도이다.FIG. 2 is a cross-sectional view of the y-axis direction of FIG. 1, and FIG. 3 is a cross-sectional view of the x-axis direction of FIG. 1.
도 4는 본 발명의 낸드(NAND)형 플래쉬 메모리소자의 레이아웃도이다.4 is a layout diagram of a NAND flash memory device of the present invention.
도 5a, 도 6a 및 도 7a는 도 4의 y축 방향의 단면도들이다.5A, 6A, and 7A are cross-sectional views in the y-axis direction of FIG. 4.
도 5b, 도 5b 및 도 7b는 도 4의 x축 방향의 단면도들이다.5B, 5B, and 7B are cross-sectional views of the x-axis direction of FIG. 4.
상기 과제를 이루기 위하여 본 발명에 의한 낸드(NAND)형 플래쉬 메모리는, 반도체기판 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성되며, 그 상부는 셀 단위로 섬(island) 모양으로 분리되며 그 하부는 활성영역을 따라 길게 연장된 모양으로 배열된 플로팅 게이트와, 상기 플로팅 게이트를 덮도록 형성된 층간절연막, 및 상기 층간절연막 상에 형성되며, 상기 플로팅 게이트와 수직하게 배열된 컨트롤 게이트를 포함한다.In order to achieve the above object, a NAND type flash memory according to the present invention includes a gate insulating film formed on a semiconductor substrate and a gate insulating film formed on the gate insulating film, and an upper portion of the NAND flash memory is separated into islands in units of cells. The lower portion includes a floating gate arranged in an elongated shape along the active region, an interlayer insulating layer formed to cover the floating gate, and a control gate formed on the interlayer insulating layer and arranged perpendicularly to the floating gate.
본 발명에 있어서, 상기 플로팅 게이트는, 그 상부에서 하부로 갈수록 셀의 중심으로부터 외부로 경사진 측면을 가지며, 플로팅 게이트의 상부 평면이 사각형, 원, 타원 또는 다각형 형태를 갖는다.In the present invention, the floating gate has a side inclined outward from the center of the cell from the top to the bottom, and the upper plane of the floating gate has a rectangular, circle, ellipse or polygonal shape.
상기한 다른 과제를 이루기 위하여 낸드(NAND)형 플래쉬 메모리소자의 제조방법은, 소자분리막에 의해 활성영역과 비활성영역으로 분리된 반도체기판 상에 게이트절연막을 형성하는 단계와, 게이트절연막 상에 제1 도전층을 형성하는 단계와,제1 도전층 상에, 플로팅 게이트용 포토레지스트 패턴을 형성하는 단계와, 제1 도전층을 식각하는 단계와, 포토레지스트 패턴을 제거한 후, 결과물 상에 층간절연막과 컨트롤 게이트용 제2 도전층을 차례로 형성하는 단계, 및 제2 도전층, 층간절연막 및 패터닝된 제1 도전층을 차례로 식각하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a NAND flash memory device, comprising: forming a gate insulating film on a semiconductor substrate separated by an element isolation film into an active region and an inactive region, and forming a first insulating film on the gate insulating film. Forming a conductive layer, forming a photoresist pattern for a floating gate on the first conductive layer, etching the first conductive layer, removing the photoresist pattern, and then removing the interlayer insulating film from the resulting Sequentially forming a second conductive layer for the control gate, and sequentially etching the second conductive layer, the interlayer insulating film, and the patterned first conductive layer.
본 발명에 있어서, 플로팅 게이트용 포토레지스트 패턴은, 일정 간격을 두고 2차원적으로 배열된 섬(island) 모양으로 형성하는데, 사각형, 원, 타원 또는 다각형 형태로 형성할 수 있다. 그리고, 상기 제1 도전층을 식각하는 단계에서, 상기 소자분리막의 표면이 드러나는 시점으로부터 소정 시간동안 과도식각한 후 식각을 종료하여 제1 도전층이 활성영역 방향으로 연결되도록 하고, 그 측면이 경사를 갖도록 경사식각하는 것이 바람직하다.In the present invention, the photoresist pattern for the floating gate is formed in an island shape two-dimensionally arranged at regular intervals, and may be formed in a quadrangular, circle, ellipse or polygonal shape. In the etching of the first conductive layer, after the overetching is performed for a predetermined time from the time when the surface of the device isolation layer is exposed, the etching is terminated so that the first conductive layer is connected in the direction of the active region, and the side surface thereof is inclined. It is preferable to incline to have a.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 4는 본 발명에 의한 NAND형 플래쉬 메모리소자의 간략한 레이아웃도이다.4 is a simplified layout diagram of a NAND type flash memory device according to the present invention.
복수의 플로팅 게이트(48)들이 x축 방향으로 활성영역(도시되지 않음)을 따라 라인(line) 형태로 배치되어 있고, 이들과 수직한 방향(y축 방향)으로 복수개의 컨트롤 게이트(52)들이 배치되어 있다. 특히, 본 발명의 플로팅 게이트(48)들은 그 상부는 측면들이 모두 경사지게 식각되어(참조부호 "B") 셀 단위로 분리된 섬(island) 형태를 가지며 하부는 활성영역을 따라 길게 연장되어 있다.A plurality of floating gates 48 are arranged in a line shape along an active region (not shown) in the x-axis direction, and a plurality of control gates 52 are arranged in a direction perpendicular to the floating gate 48 (y-axis direction). It is arranged. In particular, the floating gates 48 of the present invention have an island shape in which the upper side thereof is etched obliquely (reference numeral “B”) in cell units, and the lower portion extends long along the active region.
이러한 본 발명의 플래쉬 메모리소자의 y축 및 x축 방향의 단면도가 각각 도 7a 및 도 7b에 도시되어 있다. 도 7a 및 도 7b를 참조하면, 플로팅 게이트(48)가 y축 방향 뿐만 아니라 x축 방향으로도 경사지게 식각되어 있어 층간절연막(50)이 플로팅 게이트(48) 및 컨트롤 게이트(52)와 접촉하는 면적이 증가하였음을 알 수 있다. 따라서, 층간절연막(50)에 의한 정전용량이 증가하여 소자의 동작속도가 증가하는 등 소자의 효율이 증가하게 된다.7A and 7B are cross-sectional views of the flash memory device of the present invention in the y-axis and x-axis directions, respectively. 7A and 7B, the floating gate 48 is etched inclined not only in the y-axis direction but also in the x-axis direction, so that the interlayer insulating film 50 contacts the floating gate 48 and the control gate 52. It can be seen that this increased. As a result, the capacitance of the interlayer insulating film 50 is increased to increase the operating speed of the device, thereby increasing the efficiency of the device.
도 5a 내지 도 7b는 본 발명에 의한 NAND형 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들로서, 도 5a, 도 6a 및 도 7a는 컨트롤 게이트 방향(y축 방향)의 단면도들이고, 도 5b, 도 6b 및 도 7b는 플로팅 게이트 방향(x축 방향)의 단면도들이다.5A to 7B are cross-sectional views illustrating a method of manufacturing a NAND type flash memory device according to the present invention. FIGS. 5A, 6A, and 7A are cross-sectional views in a control gate direction (y-axis direction). 6B and 7B are cross-sectional views in the floating gate direction (x-axis direction).
도 5a 및 도 5b를 참조하면, 잘 알려진 통상의 방법으로 형성된 소자분리막(44)에 의해 활성영역과 비활성영역으로 분리된 반도체기판(42) 상에, 예를 들어 산화막을 성장시켜 게이트절연막(46)을 형성한다. 상기 게이트절연막 위에, 예를 들어 도우프된 폴리실리콘막 또는 금속 화합물을 증착하여 플로팅 게이트용 도전층을 형성한다. 다음에, 소정의 사진식각 공정으로 상기 도전층을 패터닝하여 플로팅 게이트 패턴(48')을 형성한다. 상기 플로팅 게이트 패턴을 형성하기 위한 포토레지스트 패턴은 종래와 같은 라인(line) 형태가 아니라, 섬(island) 형태로 형성한다. 그리고, 상기 도전층을 식각할 때 경사식각(taper etch)을 실시하여 식각된 측면이 경사지게 하는데, 소자분리막(44)이 드러나는 시점에서 약간 과도식각한 후에 식각을 종료한다. 이 때, 소자분리막(44)과 게이트절연막(46) 사이에는 단차가 있기 때문에 활성영역에서는 도전층이 완전히 식각되지 않아 플로팅 게이트 패턴(48')이 연결된다. 그리고, 활성영역과 활성영역 사이의 비활성영역에서는 도전층이 완전히 제거된다.5A and 5B, for example, an oxide film is grown on a semiconductor substrate 42 separated into an active region and an inactive region by a device isolation film 44 formed by a well-known conventional method. ). For example, a doped polysilicon film or a metal compound is deposited on the gate insulating film to form a conductive layer for floating gate. Next, the conductive layer is patterned by a predetermined photolithography process to form a floating gate pattern 48 ′. The photoresist pattern for forming the floating gate pattern is formed in an island form, rather than a conventional line form. When the conductive layer is etched, the etched side is inclined by performing a taper etch, and the etching is finished after a slight overetch at the time when the device isolation layer 44 is exposed. At this time, since there is a step between the device isolation layer 44 and the gate insulating layer 46, the conductive layer is not completely etched in the active region, so that the floating gate pattern 48 ′ is connected. In the inactive region between the active region and the active region, the conductive layer is completely removed.
결국, 플로팅 게이트 패턴(48')은, 그 상부는 섬(island) 모양으로 분리되어 있고 그 측면은 수직이 아닌 경사면을 가지며, 하부는 길게 연결된 모양을 가지며, 활성영역과 평행한 방향으로 다수 배열된 상태가 된다. 플로팅 게이트 패턴(48')의 상부는 도시된 것과 같은 사각형 외에도 원형, 타원형 또는 다각형 등 여러 가지 모양으로 형성할 수 있다.As a result, the floating gate pattern 48 ′ has an upper portion separated in an island shape, the sides of which have an inclined surface that is not vertical, and a lower portion of the floating gate pattern 48 ′, which are arranged in a direction parallel to the active region. It becomes a state. The upper portion of the floating gate pattern 48 ′ may be formed in various shapes such as a circle, an ellipse, or a polygon in addition to the quadrangle as illustrated.
도 6a 및 도 6b를 참조하면, 플로팅 게이트 패턴(48')이 형성된 반도체기판의 전면에 산화막, 또는 산화막/질화막/산화막과 같은 산화막과 질화막의 적층막을 형성하여 층간절연막(50)을 형성한다. 플로팅 게이트 패턴(48')의 상부가 모두 경사를 갖도록 형성되었기 때문에 층간절연막(50)이 균일한 두께로 형성된다. 이 층간절연막(50) 위에, 예를 들어 도우프된 폴리실리콘 또는 금속 화합물과 같은 도전층을 증착하여 컨트롤 게이트용 도전층(52')을 형성한다.6A and 6B, an interlayer insulating film 50 is formed by forming an oxide film or a stacked film of an oxide film and a nitride film such as an oxide film / nitride film / oxide film on the entire surface of the semiconductor substrate on which the floating gate pattern 48 ′ is formed. Since the upper portions of the floating gate patterns 48 ′ are all formed to have an inclination, the interlayer insulating film 50 is formed to have a uniform thickness. On this interlayer insulating film 50, for example, a conductive layer such as doped polysilicon or a metal compound is deposited to form the conductive layer 52 'for the control gate.
도 7a 및 도 7b를 참조하면, 소정의 사진공정을 실시하여 상기 컨트롤 게이트용 도전층 위에, 컨트롤 게이트를 형성하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 이 포토레지스트 패턴은 플로팅 게이트 패턴을 가로지르는 라인(line) 형태로 형성한다.7A and 7B, a predetermined photo process is performed to form a photoresist pattern (not shown) for forming a control gate on the conductive layer for the control gate. The photoresist pattern is formed in the form of a line across the floating gate pattern.
상기 포토레지스트 패턴을 마스크로 사용하여 상기 컨트롤 게이트용 도전층, 층간절연막(50) 그리고 플로팅 게이트 패턴을 차례로 이방성 식각하여 플로팅 게이트(48), 층간절연막(50) 그리고 상기 플로팅 게이트와 직교하는 라인 형태의 컨트롤 게이트(52)를 형성한다. 플로팅 게이트 패턴의 측면에 형성된 층간절연막(50)의두께가 균일하기 때문에, 종래와 같이 비활성영역에서의 경사진 부위를 식각할 때 발생할 수 있는 활성영역의 피팅 문제가 발생하지 않는다.Using the photoresist pattern as a mask, the control layer conductive layer, the interlayer insulating film 50, and the floating gate pattern are sequentially anisotropically etched to form a floating gate 48, an interlayer insulating film 50, and a line perpendicular to the floating gate. Control gate 52 is formed. Since the thickness of the interlayer insulating film 50 formed on the side of the floating gate pattern is uniform, the fitting problem of the active region, which may occur when etching the inclined portion in the non-active region, does not occur as in the prior art.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiments, and many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.
상술한 본 발명에 의한 NAND형 플래쉬 메모리소자 및 그 제조방법에 의하면, 게이트절연막과 소자분리막 사이의 단차를 이용하여 플로팅 게이트의 상부를 모두 경사지게 형성한다. 따라서, 층간절연막의 표면적이 증가하여 정전용량이 증가하는 이점이 있으며, 플로팅 게이트 측벽에 형성되는 층간절연막의 두께가 균일하므로 비활성영역에서의 경사진 부위를 식각할 때 발생할 수 있는 활성영역의 피팅(pitting) 문제를 해소할 수 있다.According to the above-described NAND-type flash memory device and a method of manufacturing the same, the upper portion of the floating gate is formed to be inclined by using a step between the gate insulating film and the device isolation film. Therefore, the surface area of the interlayer insulating film is increased to increase the capacitance. Since the thickness of the interlayer insulating film formed on the sidewall of the floating gate is uniform, the fitting of the active area that may occur when etching the inclined portion in the inactive area ( pitting) can solve the problem.
Claims (12)
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Cited By (2)
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| US7306992B2 (en) | 2005-05-12 | 2007-12-11 | Hynix Semiconductor Inc. | Flash memory device and method of fabricating the same |
| US7696560B2 (en) | 2005-05-12 | 2010-04-13 | Hynix Semiconductor Inc. | Flash memory device |
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