KR100524914B1 - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents
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Abstract
본 발명의 비휘발성 반도체 메모리 소자는 액티브 영역과 필드 영역으로 소자분리되어 있는 반도체 기판과, 상기 액티브 영역의 일부분에 순차적으로 형성되고, 상기 필드 영역과 오버랩되지 않게 형성된 터널 산화막 및 플로팅 게이트와, 상기 플로팅 게이트 사이의 필드 영역 및 액티브 영역에 형성되고 상기 플로팅 게이트 보다 높이가 낮게 형성된 물질막 패턴과, 상기 플로팅 게이트의 표면을 덮도록 형성된 층간 절연막과, 상기 층간 절연막 및 물질막 패턴 상에 상기 플로팅 게이트 사이를 매립하도록 형성된 컨트롤 게이트를 포함하여 이루어진다. 이로써, 플로팅 게이트가 소자분리되는 트렌치 산화막의 엣지부분과 오버랩되지 않아 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다.A nonvolatile semiconductor memory device of the present invention includes a semiconductor substrate which is divided into an active region and a field region, a tunnel oxide film and a floating gate which are sequentially formed in a portion of the active region and are not overlapped with the field region; A material layer pattern formed in the field region and the active region between the floating gates and lower than the floating gate, an interlayer insulating layer formed to cover the surface of the floating gate, and the floating gate on the interlayer insulating layer and the material layer pattern. It includes a control gate formed to fill the gap. As a result, the floating gate is not overlapped with the edge portion of the trench oxide film in which the device is separated, so that the oxide thinning phenomenon can be improved and the degradation of the tunnel oxide film due to the increase of the electric field can be prevented.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly to a nonvolatile semiconductor memory device and a method of manufacturing the same.
최근 컴퓨터 카드나 카메라 등의 저장 소자로써 전기적으로 데이터의 소거와 저장이 가능하고 전원이 사라져도 데이터가 유지되는 비휘발성 반도체 메모리 소자, 예컨대 데이터의 일괄소거가 가능한 플래쉬 메모리 반도체 소자가 각광받고 있다. 이러한 비활발성 반도체 메모리 소자가 기억장치로 활용되기 위해서는 고집적화를 통한 고 용량화가 필수적인 요소가 된다. 여기서, 종래의 비휘발성 반도체 메모리 소자를 설명한다.Recently, as a storage element such as a computer card or a camera, a nonvolatile semiconductor memory device capable of electrically erasing and storing data and retaining data even when power is lost, such as a flash memory semiconductor device capable of collective erasing of data, has been in the spotlight. In order to utilize such a nonvolatile semiconductor memory device as a storage device, high capacity through high integration becomes an essential element. Here, a conventional nonvolatile semiconductor memory device will be described.
도 1은 종래 기술에 의한 비휘발성 반도체 메모리 소자의 셀 평면도이고, 도 2 및 도 3은 도 1의 비휘발성 반도체 메모리 소자의 셀 단면도이다. 1 is a plan view of a cell of a nonvolatile semiconductor memory device according to the prior art, and FIGS. 2 and 3 are cross-sectional views of a cell of the nonvolatile semiconductor memory device of FIG. 1.
구체적으로, 반도체 기판(1)이 액티브 영역(3)과 필드 영역(5)으로 구분되어 있다. 상기 필드 영역(5)은 소자분리막, 즉 로코스 소자분리법에 의해 형성되는 필드 산화막(7)이나 트렌치 소자분리법에 의해 형성되는 트렌치 산화막(9)이 형성된다. 그리고, 상기 액티브 영역에는 터널 산화막(11), 플로팅 게이트(13), 층간절연막(15) 및 컨트롤 게이트(17)를 포함하는 메모리 셀이 형성되어 있다. Specifically, the semiconductor substrate 1 is divided into an active region 3 and a field region 5. The field region 5 is formed with an isolation layer, i.e., a field oxide film 7 formed by the LOCOS isolation method or a trench oxide film 9 formed by the trench isolation method. In the active region, a memory cell including a tunnel oxide film 11, a floating gate 13, an interlayer insulating film 15, and a control gate 17 is formed.
그런데, 도 1 내지 도 3에 도시한 종래의 비휘발성 반도체 메모리 소자는 다음과 같은 단점이 있다. However, the conventional nonvolatile semiconductor memory devices shown in FIGS. 1 to 3 have the following disadvantages.
첫째로, 플로팅 게이트(13)는 소자분리막, 즉 필드 산화막(7)이나 트렌치 산화막(9)의 엣지부분과 오버랩되어 터널 산화막(11)과 소자분리막의 경계에서 산화막 씨닝(thinning) 현상이 일어나기 쉽고, 소자분리막의 엣지부분에서 전계 증가로 터널 산화막(11)의 열화가 발생한다. First, the floating gate 13 overlaps the edge portion of the device isolation film, that is, the field oxide film 7 or the trench oxide film 9, so that an oxide thinning phenomenon easily occurs at the boundary between the tunnel oxide film 11 and the device isolation film. In addition, deterioration of the tunnel oxide film 11 occurs due to an increase in the electric field at the edge portion of the device isolation film.
둘째로, 도 1의 평면도에서 보듯이 높은 용량(capacitance)을 확보하기 위해 소자분리막 상에서 플로팅 게이트와 플로팅 게이트 사이의 폭(a)을 최대한 좁게 해야하므로 사진식각공정이 어렵고 복잡해진다.Second, as shown in the plan view of FIG. 1, the photoetch process is difficult and complicated because the width a between the floating gate and the floating gate must be as narrow as possible on the device isolation layer in order to secure a high capacitance.
셋째로, 컨트롤 게이트(17)는 대개 20V의 고전압이 걸리는 관계로 소자분리막의 두께가 얇을 경우 기생 용량 증가로 소자 특성이 저하된다. 이를 해결하기 위해 소자 분리막의 두께를 두껍게 할 경우 로코스형 필드 산화막에서 버즈빅의 증가로 액티브 영역을 한정하기가 어렵워지며, 얇은 트렌치 산화막(9)에서는 종횡비, 즉 매립할 트렌치 영역의 폭과 깊이의 비 증가로 트렌치를 매몰하기가 매우 어려워지는 단점이 있다. Third, since the control gate 17 is usually subjected to a high voltage of 20V, when the device isolation layer is thin, the device characteristics are degraded due to an increase in parasitic capacitance. In order to solve this problem, when the thickness of the device isolation layer is increased, it is difficult to limit the active region due to the increase of Buzz Big in the LOCOS type field oxide film. The disadvantage is that it becomes very difficult to bury the trench due to an increase in the ratio of.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결할 수 있는 비휘발성 반도체 메모리 소자를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a nonvolatile semiconductor memory device capable of solving the above problems.
또한, 본 발명의 다른 기술적 과제는 상기 비휘발성 반도체 메모리 소자를 적합하게 제조하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for manufacturing the nonvolatile semiconductor memory device suitably.
상기 기술적 과제를 달성하기 위하여, 본 발명의 비휘발성 반도체 메모리 소자는 액티브 영역과 필드 영역으로 소자분리되어 있는 반도체 기판과, 상기 액티브 영역의 일부분에 순차적으로 형성되고, 상기 필드 영역과 오버랩되지 않게 형성된터널 산화막 및 플로팅 게이트와, 상기 플로팅 게이트 사이의 필드 영역 및 액티브 영역에 형성되고 상기 플로팅 게이트 보다 높이가 낮게 형성된 물질막 패턴과, 상기 플로팅 게이트의 표면을 덮도록 형성된 층간 절연막과, 상기 층간 절연막 및 물질막 패턴 상에 상기 플로팅 게이트 사이를 매립하도록 형성된 컨트롤 게이트를 포함하여 이루어진다. In order to achieve the above technical problem, the nonvolatile semiconductor memory device of the present invention is sequentially formed in a portion of the active region and the semiconductor substrate is separated into an active region and a field region, and formed so as not to overlap with the field region A tunnel oxide film and a floating gate, a material film pattern formed in the field region and the active region between the floating gate and lower than the floating gate, an interlayer insulating film formed to cover the surface of the floating gate, the interlayer insulating film, And a control gate formed to fill a gap between the floating gates on a material layer pattern.
상기 필드 영역은 로코스 소자분리법에 의하여 형성된 필드 산화막 또는 트렌치 소자분리법에 의하여 형성된 트렌치 산화막으로 구성한다. 상기 플로팅 게이트의 양측벽에 상기 플로팅 게이트와 동일한 물질로 스페이서가 더 형성되어 있고, 상기 스페이서 상에는 층간 절연막이 더 형성되어 있을 수 있다. 상기 플로팅 게이트가 상기 필드 영역 상의 물질막 패턴 상에 더 형성되어 있을 수 있다. 상기 물질막 패턴은 마스크 산화막, 질화막 및 산화막으로 구성할 수 있다.The field region includes a field oxide film formed by a LOCOS isolation method or a trench oxide film formed by a trench isolation device. Spacers may be further formed on both sidewalls of the floating gate, and the same material as the floating gate, and an interlayer insulating layer may be further formed on the spacers. The floating gate may be further formed on the material layer pattern on the field region. The material layer pattern may include a mask oxide layer, a nitride layer, and an oxide layer.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 비휘발성 반도체 메모리 소자의 제조방법은 반도체 기판을 액티브 영역과 필드 영역으로 소자분리하는 단계와, 상기 액티브 영역 및 필드 영역이 구분된 반도체 기판에 물질막을 형성하는 단계와, 상기 물질막을 패터닝하여 상기 필드 영역 및 액티브 영역 상에 물질막 패턴을 형성하는 단계와, 상기 물질막 패턴이 형성된 반도체 기판의 전면에 플로팅 게이트용 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막을 식각하여 상기 물질막 패턴에 의하여 분리되고, 상기 필드 영역과 오버랩되지 않게 플로팅 게이트를 형성하는 단계와, 상기 물질막 패턴을 식각하여 상기 플로팅 게이트 높이보다 높이를 낮게 하는 단계와, 상기 플로팅 게이트를 덮도록 층간 절연막을 형성하는 단계와, 상기 층간절연막 상에 상기 물질막 패턴 사이를 매립하는 컨트롤 게이트용 제2 폴리실리콘막을 형성하는 단계를 포함한다.In order to achieve the above technical problem, a method of manufacturing a nonvolatile semiconductor memory device according to the present invention includes separating a semiconductor substrate into an active region and a field region, and forming a material film on a semiconductor substrate in which the active region and the field region are divided. Forming a material film pattern on the field region and the active region by patterning the material film, and forming a first polysilicon film for a floating gate on an entire surface of the semiconductor substrate on which the material film pattern is formed; Etching the first polysilicon layer to form a floating gate that is separated by the material layer pattern and does not overlap the field region; and etching the material layer pattern to lower the height of the floating gate. Forming an interlayer insulating film to cover the floating gate; And forming a second polysilicon film for the control gate to fill the interlayer insulating film between the material film patterns.
상기 소자분리는 로코스 소자분리법 또는 트렌치 소자 분리법에 의하여 수행하며, 상기 플로팅 게이트를 형성하는 단계 후에 상기 플로팅 게이트의 양측벽에 상기 플로팅 게이트와 동일한 물질로 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 플로팅 게이트의 높이를 낮추는 단계 후에 상기 물질막 패턴 상에 폴리실리콘막을 더 형성할 수 있다. 상기 물질막은 마스크 산화막, 질화막 및 산화막으로 형성할 수 있다.The device isolation may be performed by a LOCOS device isolation method or a trench device isolation method, and after the forming of the floating gate, the method may further include forming spacers of the same material as the floating gate on both sidewalls of the floating gate. . After the step of lowering the height of the floating gate, a polysilicon layer may be further formed on the material layer pattern. The material film may be formed of a mask oxide film, a nitride film, and an oxide film.
이상의 본 발명의 비휘발성 반도체 메모리 소자는 플로팅 게이트가 소자분리되는 트렌치 산화막의 엣지부분과 오버랩되지 않아 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다.In the nonvolatile semiconductor memory device of the present invention, the oxide thinning phenomenon can be improved because the floating gate does not overlap with the edge portion of the trench oxide film in which the floating gate is separated, and the degradation of the tunnel oxide film due to the increase of the electric field can be prevented.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 의한 비휘발성 반도체 메모리 소자의 셀의 평면도이다.4 is a plan view of a cell of a nonvolatile semiconductor memory device according to the present invention.
구체적으로, 반도체 기판이 액티브 영역(21)과 필드 영역(23)으로 구분되어 있다. 상기 액티브 영역(21)은 세로 방향으로 일정 간격을 두고 형성되며, 필드 영역(23)은 상기 액티브 영역(21)을 제외한 부분에 형성된다. 상기 필드 영역(23)은 소자분리막, 즉 로코스 소자분리법에 의해 형성되는 필드 산화막이나 트렌치 소자분리법에 의해 형성되는 트렌치 산화막이 형성된다. 그리고, 상기 액티브 영역에는 터널 산화막(도시 안됨) 및 플로팅 게이트(25)가 형성되며, 상기 플로팅 게이트(25) 및 필드 영역(23) 상에는 컨트롤 게이트(27)가 가로 방향으로 형성된다. Specifically, the semiconductor substrate is divided into an active region 21 and a field region 23. The active region 21 is formed at regular intervals in the vertical direction, and the field region 23 is formed at portions except the active region 21. In the field region 23, a device isolation film, that is, a field oxide film formed by a LOCOS device isolation method or a trench oxide film formed by a trench device isolation method, is formed. A tunnel oxide film (not shown) and a floating gate 25 are formed in the active region, and a control gate 27 is formed in the horizontal direction on the floating gate 25 and the field region 23.
특히, 본 발명의 플로팅 게이트는 액티브 영역의 일부분에 형성된다. 즉, 본 발명의 플로팅 게이트는 상기 액티브 영역에서 "a"만큼 여유있게 형성된다. 이에 따라 본 발명의 플로팅 게이트(25)는 필드 영역(23)과 오버랩되지 않아 종래에 발생하는 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다. 그리고, 본 발명은 도 1에 도시한 종래와 레이아웃과는 다르게 상기 플로팅 게이트(25) 사이의 거리가 많이 이격되어 있어 사진식각공정이 쉬어진다. 또한, 본 발명의 비휘발성 반도체 메모리 소자는 필드 산화막이나 트렌치 산화막의 두께를 종래와는 적정 두께로 할 수 있어 버즈빅의 증가 문제, 트렌치 산화막의 종횡비로 인한 매몰 문제 등을 해결할 수 있다.In particular, the floating gate of the present invention is formed in a portion of the active region. That is, the floating gate of the present invention is formed as much as "a" in the active region. Accordingly, the floating gate 25 of the present invention may not overlap with the field region 23, thereby improving an oxide thinning phenomenon, which may occur in the related art, and may prevent deterioration of the tunnel oxide film due to an increase in an electric field. In addition, the present invention is different from the conventional layout shown in Figure 1, the distance between the floating gate 25 is spaced apart a lot to facilitate the photolithography process. In addition, in the nonvolatile semiconductor memory device of the present invention, the thickness of the field oxide film and the trench oxide film can be made to have an appropriate thickness conventionally, and thus the problem of increase in the buzz big, the investment problem due to the aspect ratio of the trench oxide film, and the like can be solved.
도 5는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 셀의 단면도이다. 5 is a cross-sectional view of a cell of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
구체적으로, 도 5의 제1 실시예에 의한 비휘발성 반도체 메모리 소자는 도 4의 평면도에 따른 단면도이다. 이를 자세히 살펴보면, 반도체 기판(20)은 액티브 영역(도 4의 21)과 필드 영역(도 4의 23)으로 소자분리되어 있다. 상기 액티브 영역 상에 터널 산화막(24) 및 플로팅 게이트(25)가 순차적으로 형성되어 있으며, 필드 영역에는 트렌치 산화막(22a)이 형성되어 있다. 상기 플로팅 게이트(25)는 폴리실리콘막으로 구성된다. 그리고, 상기 플로팅 게이트(25) 사이의 필드 영역 상에는 상기 플로팅 게이트 보다 높이가 낮게 물질막 패턴(31,33,35)이 형성되어 있다. 상기 물질막 패턴(31,33,35)은 마스크 산화막(31), 질화막(33) 및 산화막(35)으로 구성되어 있다. 상기 플로팅 게이트(25)의 표면에는 층간 절연막(26), 예컨대 ONO막이 형성되어 있으며, 상기 상기 층간 절연막(26) 및 물질막 패턴(31,33,35) 상에 상기 플로팅 게이트(25) 사이를 매립하도록 컨트롤 게이트(27)가 형성되어 있다. 상기 컨트롤 게이트(27)는 폴리실리콘막으로 구성된다.Specifically, the nonvolatile semiconductor memory device according to the first embodiment of FIG. 5 is a cross-sectional view taken along the plan view of FIG. 4. In detail, the semiconductor substrate 20 is divided into active regions (21 in FIG. 4) and field regions (23 in FIG. 4). The tunnel oxide layer 24 and the floating gate 25 are sequentially formed on the active region, and the trench oxide layer 22a is formed in the field region. The floating gate 25 is made of a polysilicon film. In addition, material layer patterns 31, 33, and 35 are formed on the field region between the floating gates 25 to have a height lower than that of the floating gates. The material layer patterns 31, 33, and 35 may include a mask oxide layer 31, a nitride layer 33, and an oxide layer 35. An interlayer insulating layer 26, for example, an ONO layer, is formed on a surface of the floating gate 25, and between the floating gate 25 on the interlayer insulating layer 26 and the material layer patterns 31, 33, and 35. The control gate 27 is formed to be buried. The control gate 27 is made of a polysilicon film.
특히, 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 플로팅 게이트는 도 4에서 설명한 바와 같이 트렌치 산화막에서 "a"만큼 이격되게 액티브 영역에 형성되어 트렌치 산화막(22a)의 엣지부분과 오버랩되지 않아 종래에 발생하는 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다. 그리고, 본 발명의 비휘발성 반도체 메모리 소자는 종래와 다르게 상기 플로팅 게이트(25) 사이의 거리가 많이 이격되어 있어 사진식각공정이 쉬우며, 트렌치 산화막(22a)의 두께를 적정 두께로 할 수 있어 트렌치 산화막(22a)의 종횡비로 인한 매몰 문제를 해결할 수 있다.In particular, the floating gate of the nonvolatile semiconductor memory device according to the first embodiment of the present invention is formed in the active region spaced by "a" in the trench oxide film as described with reference to FIG. 4 to overlap with the edge portion of the trench oxide film 22a. Therefore, it is possible to improve the oxide thinning phenomenon that occurs conventionally, and to prevent deterioration of the tunnel oxide film due to the increase in the electric field. In addition, the nonvolatile semiconductor memory device of the present invention has a large distance between the floating gates 25 so that the photolithography process is easy, and the thickness of the trench oxide layer 22a can be made an appropriate thickness. The problem of investment due to the aspect ratio of the oxide film 22a can be solved.
도 6은 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 6에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.6 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a second embodiment of the present invention. In Fig. 6, the same reference numerals as in Fig. 5 denote the same members.
구체적으로, 도 6은 도 4에 따른 단면도로서, 도 5와 비교하여 소자분리막이 트렌치 산화막이 아닌 필드 산화막(22b)인 것을 제외하고는 동일하다. 즉, 도 6의 소자분리는 로코스 소자분리법에 의한 필드 산화막(22b)이다. Specifically, FIG. 6 is a cross-sectional view of FIG. 4 except that the device isolation film is the field oxide film 22b rather than the trench oxide film in comparison with FIG. 5. That is, the element isolation of FIG. 6 is a field oxide film 22b by the LOCOS element isolation method.
도 7은 본 발명의 제3 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 7에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 7 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a third embodiment of the present invention. In Fig. 7, the same reference numerals as in Fig. 5 denote the same members.
구체적으로, 도 7의 비휘발성 반도체 메모리 소자는 도 5와 비교하여 볼 때 플로팅 게이트(25)의 양측벽에 상기 플로팅 게이트(25)와 동일한 폴리실리콘막으로 스페이서(37)를 형성하고, 상기 스페이서(37) 및 플로팅 게이트(25) 상에 층간 절연막(26)을 형성한 것을 제외하고는 동일하다. 즉, 제3 실시예에 의한 비휘발성 반도체 메모리 소자는 플로팅 게이트(25) 양측벽에 스페이서(37)를 형성함으로써 커패시터의 용량을 크게 할 수 있다.Specifically, in the nonvolatile semiconductor memory device of FIG. 7, the spacers 37 are formed of the same polysilicon film as the floating gate 25 on both sidewalls of the floating gate 25 as compared with FIG. 5. The same is true except that the interlayer insulating film 26 is formed over the 37 and the floating gate 25. That is, in the nonvolatile semiconductor memory device according to the third embodiment, the capacitance of the capacitor can be increased by forming the spacers 37 on both side walls of the floating gate 25.
도 8은 본 발명의 제4 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 8에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 8 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a fourth embodiment of the present invention. In Fig. 8, the same reference numerals as in Fig. 5 denote the same members.
구체적으로, 도 8의 비휘발성 반도체 메모리 소자는 도 5와 비교하여 볼 때 플로팅 게이트(25)의 양측벽에 상기 플로팅 게이트(25)와 동일한 물질인 폴리실리콘막(39)이 더 형성되어 플로팅 게이트를 확장한 것을 제외하고는 동일하다. 즉, 제4 실시예에 의한 비휘발성 반도체 메모리 소자는 필드 영역쪽의 플로팅 게이트(25) 양측벽에 폴리실리콘막(39)을 형성함으로써 커패시터의 용량을 확대할 수 있다.Specifically, in the nonvolatile semiconductor memory device of FIG. 8, the polysilicon film 39 made of the same material as the floating gate 25 is further formed on both sidewalls of the floating gate 25 in comparison with FIG. 5. The same is true except that we extend. That is, in the nonvolatile semiconductor memory device according to the fourth embodiment, the capacitance of the capacitor can be increased by forming the polysilicon film 39 on both side walls of the floating gate 25 toward the field region.
도 9는 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다. 도 9에서, 도 7와 동일한 참조번호는 동일한 부재를 나타낸다. 9 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a fifth embodiment of the present invention. In Fig. 9, the same reference numerals as in Fig. 7 denote the same members.
구체적으로, 도 9의 비휘발성 반도체 메모리 소자는 도 7와 비교하여 볼 때 물질막 패턴(31,33,35)이 마스크 산화막(31) 하나로 되어 있으며, 100∼2000Å으로 두께가 두꺼운 것을 제외하고는 동일하다. 이에 따라, 도 9의 비휘발성 반도체 메모리 소자는 플로팅 게이트(25)의 측벽 하부가 질화막과 접촉되어 있지 않아 질화막으로 인한 누설전류 발생을 방지할 수 있다.Specifically, in the nonvolatile semiconductor memory device of FIG. 9, the material film patterns 31, 33, and 35 are made of one mask oxide film 31, except that the thickness of the nonvolatile semiconductor memory device is 100 to 2000 microns. same. Accordingly, in the nonvolatile semiconductor memory device of FIG. 9, since the lower portion of the sidewall of the floating gate 25 is not in contact with the nitride film, leakage current caused by the nitride film may be prevented.
도 10 내지 도 15는 도 5에 도시한 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 10 내지 도 15에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 10 to 15 are cross-sectional views illustrating a method of manufacturing a nonvolatile semiconductor memory device according to a first embodiment of the present invention shown in FIG. 10 to 15, the same reference numerals as used in FIG. 5 denote the same members.
도 10 및 11을 참조하면, 반도체 기판(20)을 식각하여 트렌치(19)를 형성한 후, 상기 트렌치(19)에 산화물을 매몰하여 트렌치 산화막(22a)을 형성한다. 상기 트렌치 산화막(22a)이 형성된 반도체 기판(20)의 전면에 물질막(31a, 33a, 35a)을 형성한다. 상기 물질막(31a,33a,35a)은 반도체 기판(20)의 전면에 100∼300Å두께의 마스크 산화막(31a), 100∼500Å의 두께의 질화막(33a) 및 2000∼4000Å 두께의 산화막(35a)을 순차적으로 형성함으로써 마련한다. 10 and 11, after the semiconductor substrate 20 is etched to form a trench 19, an oxide is buried in the trench 19 to form a trench oxide layer 22a. Material films 31a, 33a, and 35a are formed on the entire surface of the semiconductor substrate 20 on which the trench oxide film 22a is formed. The material films 31a, 33a, and 35a are formed on the entire surface of the semiconductor substrate 20 by a mask oxide film 31a having a thickness of 100 to 300 microseconds, a nitride film 33a having a thickness of 100 to 500 microseconds and an oxide film 35a having a thickness of 2000 to 4000 microseconds. Prepare by forming sequentially.
도 12을 참조하면, 상기 산화막(35a)을 사진식각공정으로 패터닝하여 산화막 패턴(35)을 형성한다. 이때, 상기 질화막(33a)은 식각 저지막으로 이용된다. 다음에, 상기 산화막 패턴(35)을 마스크로 상기 질화막(33a) 및 마스크 산화막(31a)을 식각하여 질화막 패턴(33) 및 마스크막 패턴(31)을 형성한다. 이어서, 반도체 기판의 전면에 터널 산화막(24)을 50∼300Å의 두께로 증착한다. 결과적으로, 산화막 패턴(35), 질화막 패턴(33) 및 마스크막 패턴(31)으로 물질막 패턴이 완성된다.Referring to FIG. 12, the oxide layer 35a is patterned by a photolithography process to form an oxide layer pattern 35. In this case, the nitride layer 33a is used as an etch stop layer. Next, the nitride layer pattern 33 and the mask oxide layer 31a are etched using the oxide layer pattern 35 as a mask to form the nitride layer pattern 33 and the mask layer pattern 31. Subsequently, a tunnel oxide film 24 is deposited on the entire surface of the semiconductor substrate with a thickness of 50 to 300 kPa. As a result, the material film pattern is completed by the oxide film pattern 35, the nitride film pattern 33, and the mask film pattern 31.
도 13를 참조하면, 상기 물질막 패턴(35,33,31)이 형성된 결과물 전면에 플로팅 게이트용 제1 폴리실리콘막(25a)을 형성한다. 이때, 상기 물질막 패턴(35,33,31) 사이도 제1 폴리실리콘막(25a)으로 매립된다.Referring to FIG. 13, a first polysilicon layer 25a for floating gate is formed on the entire surface of the resultant material layer patterns 35, 33, and 31. In this case, the material layer patterns 35, 33, and 31 are also filled with the first polysilicon layer 25a.
도 14을 참조하면, 상기 제1 폴리실리콘막(25a)을 식각하여 상기 물질막 패턴(35,33,31)에 의하여 구분되는 제1 폴리실리콘막 패턴, 즉 플로팅 게이트(25)를 형성한다. Referring to FIG. 14, the first polysilicon layer 25a is etched to form a first polysilicon layer pattern, that is, a floating gate 25, divided by the material layer patterns 35, 33, and 31.
도 15를 참조하면, 상기 플로팅 게이트(25) 사이의 물질막 패턴(35,33,31)을 일부 또는 전부 식각하여 상기 플로팅 게이트(25)의 양측벽을 노출시킨다. 즉, 물질막 패턴(35,33,31)의 높이가 상기 플로팅 게이트(25)보다 낮게 형성된다. 이렇게 플로팅 게이트(25)의 양측벽을 노출되어 물질막 패턴(35,33,31)의 높이가 낮아지게 되면 커패시터의 용량을 증가시킬 수 있다. 여기서, 상기 노출시키는 플로팅 게이트(25)의 두께를 1500Å이상으로 하면 종래의 커패시터 용량을 확보할 수 있으며, 노출시키는 플로팅 게이트(25)의 두께를 더 크게 하면 충분한 용량을 얻을 수 있다. 다음에, 상기 양측벽이 노출된 플로팅 게이트를 덮도록 층간절연막(26), 예컨대 ONO막을 형성 한다. 이어서, 도 5에 도시한 바와 같이 상기 층간 절연막(26)이 형성된 반도체 기판(20)의 전면에 제2 폴리실리콘막을 형성하여 컨트롤 게이트(27)를 형성한다.Referring to FIG. 15, some or all of the material layer patterns 35, 33, and 31 between the floating gates 25 are etched to expose both sidewalls of the floating gates 25. That is, the heights of the material layer patterns 35, 33, and 31 are formed to be lower than that of the floating gate 25. When the sidewalls of the floating gate 25 are exposed in this manner, when the heights of the material layer patterns 35, 33, and 31 decrease, the capacitance of the capacitor may be increased. Here, if the thickness of the floating gate 25 to be exposed is set to 1500 kPa or more, the conventional capacitor capacity can be secured. If the thickness of the floating gate 25 to be exposed is made larger, sufficient capacity can be obtained. Next, an interlayer insulating film 26, for example, an ONO film, is formed so as to cover the floating gate where the both side walls are exposed. Subsequently, as shown in FIG. 5, a control gate 27 is formed by forming a second polysilicon film on the entire surface of the semiconductor substrate 20 on which the interlayer insulating film 26 is formed.
도 16 및 도 17은 도 9에 도시한 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도이다. 도 16 및 도17에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 16 and 17 are cross-sectional views illustrating a method of manufacturing a nonvolatile semiconductor memory device in accordance with a fifth embodiment of the present invention shown in FIG. In Figs. 16 and 17, the same reference numerals as in Fig. 5 denote the same members.
구체적으로, 도 10 내지 도 14도에 도시한 바와 같이 반도체 기판(20) 상에 플로팅 게이트(25) 및 이를 분리하는 물질막 패턴(31,33,35)을 형성한다. 다음에, 도 16에 도시한 바와 같이 상기 물질막 패턴중 산화막(35) 및 질화막(33)을 제거한다. 이후에, 도 17에 도시한 바와 같이 플로팅 게이트(25)가 형성된 기판의 전면에 폴리실리콘막을 형성한 후 식각하여 스페이서(41)을 형성한다. 다음에, 도 9에 도시한 바와 같이 상기 스페이서(41)이 형성된 결과물 전면에 층간 절연막(26) 및 컨트롤 게이트(27)을 형성하여 메모리 셀을 완성한다. 이에 따라, 플로팅 게이트(25)의 측벽 하부가 질화막과 접촉되어 있지 않아 질화막으로 인한 누설전류 발생을 방지할 수 있다.Specifically, as shown in FIGS. 10 to 14, the floating gate 25 and the material layer patterns 31, 33, and 35 separating the floating gate 25 are formed on the semiconductor substrate 20. Next, as shown in FIG. 16, the oxide film 35 and the nitride film 33 are removed from the material film pattern. Thereafter, as shown in FIG. 17, a polysilicon film is formed on the entire surface of the substrate on which the floating gate 25 is formed and then etched to form a spacer 41. Next, as shown in FIG. 9, the interlayer insulating layer 26 and the control gate 27 are formed on the entire surface of the resultant product on which the spacers 41 are formed, thereby completing the memory cell. Accordingly, since the lower portion of the sidewall of the floating gate 25 is not in contact with the nitride film, leakage current caused by the nitride film can be prevented.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다. As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명에 의한 비휘발성 반도체 메모리 소자의 플로팅 게이트는 액티브 영역에 형성되어 트렌치 산화막의 엣지부분과 오버랩되지 않아 종래에 발생하는 산화막 씨닝 현상을 개선할 수 있고, 전계 증가로 인한 터널 산화막의 열화를 방지할 수 있다. 그리고, 본 발명의 비휘발성 반도체 메모리 소자는 종래와 다르게 상기 플로팅 게이트 사이의 거리가 많이 이격되어 있어 사진식각공정이 쉬우며, 트렌치 산화막의 두께를 종래와 다르게 적정 두께로 할 수 있어 트렌치 산화막의 종횡비로 인한 매몰 문제를 해결할 수 있다.As described above, the floating gate of the nonvolatile semiconductor memory device according to the present invention is formed in the active region and does not overlap with the edge portion of the trench oxide film, thereby improving the conventional oxide thinning phenomenon, and the tunnel oxide film due to the electric field increase. Can be prevented from deteriorating. In addition, the nonvolatile semiconductor memory device of the present invention has a large distance between the floating gates, so that the photolithography process is easy, and the thickness of the trench oxide film may be appropriately different from the conventional one, so that the aspect ratio of the trench oxide film is different. Can solve the problem of investment.
도 1은 종래 기술에 의한 비휘발성 반도체 메모리 소자의 셀 평면도이고, 도 2 및 도 3은 도 1의 비휘발성 반도체 메모리 소자의 셀 단면도이다. 1 is a plan view of a cell of a nonvolatile semiconductor memory device according to the prior art, and FIGS. 2 and 3 are cross-sectional views of a cell of the nonvolatile semiconductor memory device of FIG. 1.
도 4는 본 발명에 의한 비휘발성 반도체 메모리 소자의 셀의 평면도이다.4 is a plan view of a cell of a nonvolatile semiconductor memory device according to the present invention.
도 5는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 셀의 단면도이다. 5 is a cross-sectional view of a cell of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
도 6은 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.6 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
도 7은 본 발명의 제3 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.7 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a third embodiment of the present invention.
도 8은 본 발명의 제4 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.8 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a fourth embodiment of the present invention.
도 9는 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 셀 단면도이다.9 is a cross-sectional view of a cell of a nonvolatile semiconductor memory device according to a fifth embodiment of the present invention.
도 10 내지 도 15는 도 5에 도시한 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.10 to 15 are cross-sectional views illustrating a method of manufacturing a nonvolatile semiconductor memory device according to a first embodiment of the present invention shown in FIG.
도 16 및 도 17은 도 9에 도시한 본 발명의 제5 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도이다.16 and 17 are cross-sectional views illustrating a method of manufacturing a nonvolatile semiconductor memory device in accordance with a fifth embodiment of the present invention shown in FIG.
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Patent Citations (4)
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| JPH0555597A (en) * | 1991-08-23 | 1993-03-05 | Oki Electric Ind Co Ltd | Eprom and its manufacture |
| KR0151227B1 (en) * | 1994-11-11 | 1998-10-01 | 김주용 | Method of manufacturing flash eeprom |
| KR980012468A (en) * | 1996-07-30 | 1998-04-30 | 가네꼬 히사시 | Method for manufacturing a semiconductor device without the form of a bird beak |
| KR19980055720A (en) * | 1996-12-28 | 1998-09-25 | 김영환 | Flash memory cell manufacturing method |
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