KR20030072194A - Chip-on-board module, and method of manufacturing the same - Google Patents
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Abstract
다이를 다층배선기판에 직접 장착하는 동시에, 다층배선기판을 표준화할 수 있어, 전기특성시험에서 불합격으로 되더라도 떼어내지 않고, 제조공정을 진행시킬 수 있는 칩·온·보드와, 그것의 제조방법을 제공한다. 복수의 다이 장착부를 갖는 다층배선기판(1)과, 각 다이 장착부에 각각 단독체 또는 2개 이상이 중첩되어 장착되는 복수의 다이(10)와, 상기 각 다이 장착부에 대응하여 배치되고, 단독체의 다이(10) 또는 최상부의 다이(10Y)와 접속된 복수의 본딩 패드(11)와, 상기 각 본딩 패드에 대응하여 배치되고, 대응하는 본딩 패드와 접속된 콘택 패드(13)와, 상기 콘택 패드에 근접하여 배치되고, 엣지 단자(4), 회로소자 또는 스루홀(17)에 접속된 점퍼 패드(15)와, 전체를 몰드하는 몰드 수지(18)를 구비하고, 상기 최상부의 다이를, 전기특성시험에서 합격한 다이로 한다.The chip-on-board and its manufacturing method can be mounted directly on the multilayer wiring board, and the multilayer wiring board can be standardized, and the manufacturing process can be advanced without removing the die even if the electrical characteristic test fails. to provide. Multi-layered wiring board 1 having a plurality of die mounting portions, a plurality of dies 10 mounted on each die mounting portion in a single or two overlapping manner, and corresponding die mounting portions, respectively, A plurality of bonding pads 11 connected to the die 10 or the uppermost die 10Y, contact pads 13 disposed corresponding to the respective bonding pads, and connected to the corresponding bonding pads, and the contacts. A jumper pad 15 disposed close to the pad and connected to an edge terminal 4, a circuit element or a through hole 17, and a mold resin 18 for molding the whole, The die which passed the electrical characteristic test shall be used.
Description
본 발명은, 칩·온·보드, 특히 메모리 칩, 마이컴 칩, ASIC 칩 등의 반도체 칩(다이)을 다층배선기판에 장착하는 칩·온·보드 및 그것의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip on board for mounting a semiconductor chip (die) such as a chip on board, particularly a memory chip, a microcomputer chip, an ASIC chip, and the like on a multilayer wiring board, and a manufacturing method thereof.
도 11은, 종래의 칩·온·보드(이하, COB라 한다)의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 11a는 전체구성을 나타낸 사시도, 도 11b는 도 11a에 나타낸 구성 중에서 인접하는 2개의 IC에 관해, 다층배선기판에의 장착구성을 나타낸 것이다.Fig. 11 is a schematic view showing a configuration of a conventional chip-on-board (hereinafter referred to as COB) as an example of a memory module, in which Fig. 11A is a perspective view showing the overall configuration, and Fig. 11B is an adjacent two of the configurations shown in Fig. 11A. With regard to the four ICs, the mounting structure on the multilayer wiring board is shown.
이들 도면에 있어서, 1은 다층배선기판, 2는 다층배선기판 상에 다수 설치되고, IC의 리드를 접속고정하여 IC를 다층배선기판(1) 상에 실장하기 위한 IC 리드 패드, 3은 IC 리드 패드(2) 사이를 전기적으로 접속하는 배선 패턴으로, IC 상호의 접속 이외에, 다층배선기판에 장착된 저항, 콘덴서, 퓨즈 등의 회로소자(도시하지 않음)와의 접속, 다층배선기판에 걸쳐 형성되고, 각 배선기판 사이의 접속을 행하는 스루홀과의 접속, 또는 다층배선기판 외부와의 접속단자가 되는 엣지 단자(4)와의 접속용으로서 다층배선기판(1)의 표면에 소정의 패턴으로 배치되는 것이다. 5는 IC로서, 복수의 리드(5A)를 상기 IC 리드 패드(2)에 고정하는 것에 의해 다층배선기판(1) 상에 실장된다.In these figures, 1 is a multi-layer wiring board, 2 is a plurality of IC lead pads for mounting the IC on the multi-layer wiring board 1 by fixing the leads of the IC, and 3 is the IC lead. A wiring pattern for electrically connecting the pads 2, which is formed over the multilayer interconnection board, in connection with circuit elements (not shown) such as resistors, capacitors, and fuses mounted on the multilayer wiring board, in addition to the interconnection between the ICs. Arranged in a predetermined pattern on the surface of the multi-layered wiring board 1 for connection with through holes for connecting the wiring boards or for connection with edge terminals 4 serving as connection terminals to the outside of the multi-layer wiring board. will be. 5 is an IC, which is mounted on the multilayer wiring board 1 by fixing a plurality of leads 5A to the IC lead pads 2.
도 12는, 도 11a에 나타낸 메모리 모듈의 제조공정을 나타낸 흐름도이다. 즉, 스텝 S1에서 메모리 칩(다이, 도시하지 않음)을 주지의 리드 프레임(도시하지 않음)에 다이본드한다. 다음에, 스텝 S2에서 다이와 리드 프레임을 와이어본딩한다. 이어서, 스텝 S3에서 다이와 리드프레임을 수지 몰드하여 IC(5)를 형성한다. 그후, 스텝 S4에서 각 IC 마다 전기특성시험을 실시하여, 불합격인 경우는 스텝 S5에서 폐기되고, 합격의 경우는 스텝 S6에서 도 11에 나타낸 바와 같이, 다층배선기판(1)에 실장된다.FIG. 12 is a flowchart showing a manufacturing process of the memory module shown in FIG. 11A. That is, in step S1, the memory chip (die, not shown) is die-bonded to a known lead frame (not shown). Next, in step S2, the die and the lead frame are wire bonded. Subsequently, in step S3, the die and the lead frame are resin molded to form the IC 5. Thereafter, an electrical characteristic test is carried out for each IC in step S4, and in the case of failure, it is discarded in step S5, and in the case of passing, it is mounted on the multilayer wiring board 1 as shown in FIG. 11 in step S6.
계속해서, 스텝 S7에서 메모리 모듈로서의 전기특성시험이 실시되어, 제조공정이 종료한다.Subsequently, an electrical characteristic test as a memory module is performed in step S7, and the manufacturing process ends.
도 13∼도 18은, 스텝 S6에서 IC(5)를 다층배선기판(1)에 실장하는 경우의 회로구성 및 IC의 배치의 방식을 나타낸 개략도로서, 도 13 및 도 14는, IC을 9개 실장하는 경우, 도 15 및 도 16은, IC을 18개 실장하는 경우, 도 17 및 도 18은, IC을 36개 실장하는 경우를 각각 나타내고 있다.13 to 18 are schematic diagrams showing the circuit configuration and arrangement of the IC in the case where the IC 5 is mounted on the multilayer wiring board 1 in step S6. FIG. 13 and FIG. 14 show nine ICs. 15 and 16 show a case where 18 ICs are mounted, and FIGS. 17 and 18 show a case where 36 ICs are mounted, respectively.
IC를 9개 실장하는 경우에는, 각 IC은 도 14에 나타낸 바와 같이, 다층배선기판에 배치장착된다. 이 도면은, 다층배선기판(1)이 2층인 예를 나타낸 것으로, 도 14a는 표면이 되는 제 1 층의 배선기판(1a)을 나타내고, 도 14b는 이면이 되는 제 2 층의 배선기판(1b)을 나타낸다. 9개의 IC는 4개와 5개의 2개의 그룹에 나뉘어져, 4개로 이루어지는 그룹(5a1∼5a4)은 제 1 층의 배선기판(1a)에 도시된 것과 같이 배치되고, 5개로 이루어지는 그룹(5b1∼5b5)은 제 2 층의 배선기판(1b)에 도시된 것과 같이 배치되며, 양 기판 사이의 접속은 도시하지 않은 스루홀에 의해 행해지고 있다. 제 1 층의 배선기판(1a)에 있어서 50은 엣지 단자(4)를 통해 외부회로와 접속하기 위한 접속용 IC 이다.In the case of mounting nine ICs, each IC is mounted on a multilayer wiring board as shown in FIG. This figure shows an example in which the multilayer wiring board 1 has two layers. FIG. 14A shows the wiring board 1a of the first layer serving as a surface, and FIG. 14B shows the wiring board 1b of the second layer serving as the back surface. ). Nine ICs are divided into four and five two groups, and four groups 5a1 to 5a4 are arranged as shown in the wiring board 1a of the first layer, and five groups 5b1 to 5b5. Are arranged as shown in the wiring board 1b of the second layer, and the connection between the two substrates is made by through holes (not shown). In the wiring board 1a of the first layer, 50 is a connection IC for connecting to an external circuit via the edge terminal 4.
회로구성은 도 13에 나타낸 바와 같이 주어지고 있으며, 클록신호(Add, CKE0, /S0-3 등) 및 I/O 신호(DQ0… 등)는, 4개로 이루어지는 그룹의 각 IC(5a1∼5a4) 및 5개로 이루어지는 그룹의 각 IC(5b1∼5b5)에 각각 별개로 병렬적으로 공급되는 구성으로 되어 있다. 도시의 형편상, 예를 들면 IC5a2에 대한 클록신호는, IC5a1를 거쳐 공급되어 있는 것과 같은 형태로 되어 있지만, IC5a2에 대해서는 IC5a1를 경유하지 않고 공급되고, IC5a3에 대해서는 마찬가지로, IC5a1 및 IC5a2를 경유하지 않고 공급되는 것과 같은 접속으로 되어 있다. 다른 IC에 관해서도 마찬가지이다. 또한, I/O 신호에 관해서도 마찬가지이다.The circuit configuration is given as shown in Fig. 13, and the clock signals (Add, CKE0, / S0-3, etc.) and the I / O signals (DQ0, ..., etc.) are each ICs 5a1-5a4 in a group of four. And each of the ICs 5b1 to 5b5 of the group consisting of five parts separately and in parallel. For the sake of illustration, for example, the clock signal for IC5a2 has the same shape as that supplied through IC5a1, but is supplied via IC5a1 without IC5a1, and is not via IC5a1 and IC5a2 for IC5a3. It is the same connection that is supplied without. The same applies to other ICs. The same applies to the I / O signals.
더구나, IC를 18개 실장하는 경우에는, 각 IC은 도 16에 나타낸 바와 같이, 다층배선기판(1a, 1b)에 배치장착되어 있다. 즉, 제 1 층의 배선기판(1a)과 제 2 층의 배선기판(1b)에 각각 9개씩 배치되어 있다. 접속용 IC(50)나 스루홀(도시하지 않음)에 관해서는, 도 14의 경우와 동일하기 때문에 설명을 생략한다. 회로구성은 도 15에 나타낸 바와 같이 되어 있다.In addition, in the case of mounting 18 ICs, as shown in Fig. 16, each IC is mounted on the multilayer wiring boards 1a and 1b. That is, nine are arranged on the wiring board 1a of the first layer and the wiring board 1b of the second layer, respectively. The connection IC 50 and through holes (not shown) are the same as in the case of FIG. 14, and thus description thereof is omitted. The circuit configuration is as shown in FIG.
각 신호의 각 IC에의 공급의 방식은 도 13과 마찬가지이고, 각 그룹의 IC의 수가 각각 9개로 되어 있는 점이 다를 뿐이기 때문에, 설명을 생략한다.The method of supplying each signal to each IC is the same as that of FIG. 13, and the description thereof is omitted because only the point that the number of ICs in each group is nine is different.
더구나, IC를 36개 실장하는 경우에는, 각 IC은 9개씩 4개의 그룹에 나누어져, 도 18에 나타낸 바와 같이, 다층배선기판(1a, 1b)에 배치장착되어 있다. 즉, 제 1 층의 배선기판(1a)과 제 2 층의 배선기판(1b)에 각각 2그룹 18개씩 배치되어 있다. 접속용 IC(50)나 스루홀(도시하지 않음)에 관해서는, 도 14의 경우와 동일하기 때문에 설명을 생략한다.In addition, in the case where 36 ICs are mounted, each IC is divided into four groups of nine, and as shown in Fig. 18, the ICs are arranged and mounted on the multilayer wiring boards 1a and 1b. That is, 18 groups of 2 groups are arranged on the wiring board 1a of the first layer and the wiring board 1b of the second layer, respectively. The connection IC 50 and through holes (not shown) are the same as in the case of FIG. 14, and thus description thereof is omitted.
회로구성은 도 17에 나타낸 바와 같이 되어 있다. 클록신호(Add, CKE0, /S0-3 등)는, 도 13에 대하여 그룹수의 증가분 만큼 병렬회로수가 증가하고 있지만, 각 그룹에 대한 공급의 방식은 도 13과 마찬가지이다.The circuit configuration is as shown in FIG. Although the number of parallel circuits for the clock signals Add, CKE0, / S0-3, etc. is increased by the increase of the number of groups with respect to FIG. 13, the supply method for each group is the same as in FIG.
I/O 신호(DQ0… 등)에 관해서도 각 그룹의 IC에 대해 각각 병렬적으로 공급되어, 전기적으로는 도 13과 동일하게 되어있다. 도시의 형편상, 예를 들면 IC5d1에 대한 I/O 신호는, IC5b1를 통해 공급되고 있는 것과 같은 형태가 되고 있지만, IC5d1에 대해서는 IC5b1을 경유하지 않고 공급되는 것과 같은 접속으로 되어 있다. 이것은 IC5a1와 5c1에 관해서도 마찬가지이며, 다른 IC에 관해서도 마찬가지이다.The I / O signals (DQ0 ..., etc.) are also supplied in parallel to the respective group ICs, and are electrically the same as in FIG. For the sake of illustration, for example, the I / O signal to IC5d1 has the same form as that supplied through IC5b1, but the connection is provided to IC5d1 without being supplied via IC5b1. The same applies to IC5a1 and 5c1, and the same for other ICs.
종래의 메모리 모듈은 이상과 같이 구성되어 있었기 때문에, 리드 프레임이 필요하여, 재료비가 높아진다고 하는 문제점이 있었다. 또한, 그것에 따라 제조공정도, 다이를 리드 프레임에 다이본드하여 IC를 형성하는 공정과, IC를 모듈용의 배선기판에 실장하는 공정의 2공정을 필요로 하여, 제조원가가 높아진다고 하는 문제점이 있었다. 더구나, IC의 전기특성시험의 결과, 불합격으로 된 경우에는 폐기처분하기 때문에 폐기되는 IC의 몰드 수지와 리드 프레임이 쓸데가 없어진다고 하는 문제점도 있었다.Since the conventional memory module is configured as described above, there is a problem that a lead frame is required and the material cost is high. In addition, the manufacturing process also requires two steps, a process of forming an IC by die bonding a die to a lead frame and a process of mounting the IC on a wiring board for a module, resulting in a high manufacturing cost. Moreover, as a result of the electrical characteristics test of the IC, there was also a problem that the mold resin and the lead frame of the IC to be discarded become obsolete because it is disposed of when it fails.
더구나, IC의 배선기판에의 실장에 있어서, 실장되는 IC의 수에 따라 회로기판과 다층배선기판의 배치구성이 다르기 때문에, 몇가지나 되는 종류의 다층배선기판을 준비할 필요가 있다고 하는 문제점도 있었다.In addition, in the mounting of ICs to wiring boards, the arrangement of circuit boards and multilayer wiring boards differs depending on the number of ICs to be mounted, and there is a problem that several types of multilayer wiring boards need to be prepared. .
본 발명은, 이상과 같은 문제점에 대처하기 위해 이루어진 것으로, 리드프레임을 사용하지 않고, 메모리 칩 등의 반도체칩(다이)을 직접 다층배선기판에 장착하는 구성의 COB를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object thereof is to provide a COB having a structure in which a semiconductor chip (die) such as a memory chip is directly mounted on a multilayer wiring board without using a lead frame.
또한, 본 발명은, 다이를 다층배선기판에 실장할 때, 다이의 수가 변하더라도 동일한 다층배선기판을 사용할 수 있고, 따라서 다층배선기판의 종류를 적게 할수 있는 COB를 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a COB in which the same multilayer wiring board can be used even when the number of dies is changed when the die is mounted on the multilayer wiring board.
더구나, 본 발명은, 다이를 다층배선기판에 장착하고, 수지에 의해 몰드하기 전에 전기특성시험을 행하여, 불합격이 된 다이가 있는 경우에는, 불합격 다이와 다층배선기판과의 접속 와이어를 제거하는 것만으로, 불합격 다이는 떼어내는 일 없이 제조공정을 진행시킬 수 있는 COB의 제조방법을 제공하는 것을 목적으로 한다.Furthermore, the present invention mounts the die on a multilayer wiring board, performs an electrical characteristic test before molding with a resin, and when there is a die that fails, simply removing the connection wire between the failed die and the multilayer wiring board. It is an object of the present invention to provide a method for producing COB, which can proceed with a manufacturing process without removing a die.
도 1은 본 발명의 실시예 1의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 1a는 전체 구성을 나타낸 사시도, 도 1b는 도 1a에 나타낸 구성 중에서, 인접하는 2개의 다이와, 그 사이에 설치된 각종 패드의 구성을 나타낸 평면 개략도, 도 1c는 도 1b에 나타낸 다층배선기판의 구성을 나타낸 측단면도이다.1 is a schematic diagram showing the configuration of Embodiment 1 of the present invention as an example of a memory module, in which FIG. 1A is a perspective view showing the entire configuration, and FIG. 1B is a configuration shown in FIG. Fig. 1C is a side cross-sectional view showing the structure of the multilayer wiring board shown in Fig. 1B.
도 2는 도 1에 나타낸 메모리 모듈의 제조공정을 나타낸 흐름도이다.FIG. 2 is a flowchart illustrating a manufacturing process of the memory module shown in FIG. 1.
도 3은 본 발명의 실시예 2에 있어서의 회로구성을 나타낸 개략선도로서, 다이를 36개 장착한 경우의 예를 나타낸다.Fig. 3 is a schematic diagram showing the circuit configuration in the second embodiment of the present invention, showing an example in the case where 36 dies are mounted.
도 4는 도 3의 경우에 있어서의 다층배선기판 상의 다이의 배치구성을 나타낸 개략도이다.FIG. 4 is a schematic diagram showing an arrangement of dies on a multilayer wiring board in the case of FIG.
도 5는 다층배선기판을 구성하는 제 1 층 배선기판과 제 2 층 배선기판의 단면구성을 나타낸 개략도이다.5 is a schematic diagram showing a cross-sectional configuration of a first layer wiring board and a second layer wiring board constituting a multilayer wiring board.
도 6은 실시예 2에 있어서의 회로구성을 나타낸 개략선도로서, 다이를 18개 장착하는 경우의 예를 나타낸다.Fig. 6 is a schematic diagram showing the circuit configuration in Example 2, showing an example in the case where 18 dies are mounted.
도 7은 도 6의 경우에 있어서의 다층배선기판 상의 다이의 배치구성을 나타낸 개략도이다.FIG. 7 is a schematic diagram showing an arrangement of dies on a multilayer wiring board in the case of FIG.
도 8은 실시예 2에 있어서의 회로구성을 나타낸 개략선도로서, 다이를 9개 장착하는 경우의 예를 나타낸다.Fig. 8 is a schematic diagram showing the circuit configuration in Example 2, showing an example in the case where nine dies are mounted.
도 9는 도 8의 경우에 있어서의 다층배선기판 상의 다이의 배치구성을 나타낸 개략도이다.FIG. 9 is a schematic diagram showing an arrangement of dies on a multilayer wiring board in the case of FIG.
도 10은 다층배선기판에 메모리 칩, ASIC 칩, 마이컴 칩을 장착한 복합 다이의 COB의 구성을 나타낸 개략도이다.10 is a schematic diagram showing the configuration of a COB of a composite die in which a memory chip, an ASIC chip, and a microcomputer chip are mounted on a multilayer wiring board.
도 11은 종래의 COB의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 11a는 전체구성을 나타낸 사시도, 도 11b는 인접하는 2개의 IC에 관해 다층배선기판에의 장착구성을 나타낸 측단면도이다.Fig. 11 is a schematic view showing a configuration of a conventional COB as an example of a memory module, Fig. 11A is a perspective view showing the overall configuration, and Fig. 11B is a side sectional view showing a mounting configuration on a multilayer wiring board with respect to two adjacent ICs.
도 12는 종래의 메모리 모듈의 제조공정을 나타낸 흐름도이다.12 is a flowchart illustrating a manufacturing process of a conventional memory module.
도 13은 종래의 메모리 모듈의 회로구성을 나타낸 개략선도로서, IC를 9개 장착하는 경우의 예를 나타낸다.Fig. 13 is a schematic diagram showing the circuit configuration of a conventional memory module, showing an example in the case of mounting nine ICs.
도 14는 도 13의 경우에 있어서의 다층배선기판의 구성을 나타낸 개략도이다.FIG. 14 is a schematic diagram showing the structure of a multilayer wiring substrate in the case of FIG.
도 15는 종래의 메모리 모듈의 회로구성을 나타낸 개략선도로서, IC를 18개 장착하는 경우의 예를 나타낸다.Fig. 15 is a schematic diagram showing the circuit configuration of a conventional memory module, showing an example in which 18 ICs are mounted.
도 16은 도 15의 경우에 있어서의 다층배선기판의 구성을 나타낸 개략도이다.FIG. 16 is a schematic diagram showing the configuration of a multilayer wiring board in the case of FIG.
도 17은 종래의 메모리 모듈의 회로구성을 나타낸 개략선도로서, IC를 36개장착하는 경우의 예를 나타낸다.Fig. 17 is a schematic diagram showing the circuit configuration of a conventional memory module, showing an example in the case where 36 ICs are mounted.
도 18은 도 17의 경우에 있어서의 다층배선기판의 구성을 나타낸 개략도이다.FIG. 18 is a schematic view showing the structure of a multilayer wiring board in the case of FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1: 다층배선기판4: 엣지 단자1: Multi-layered wiring board 4: Edge terminal
10: 다이10A: 다이의 패드10: die 10A: pad of die
10X: 불합격 다이10Y: 합격 다이10X: Fail Die 10Y: Pass Die
11: 본딩 패드12: 와이어11: bonding pads 12: wire
13: 콘택 패드14, 16: 배선 패턴13: contact pad 14, 16: wiring pattern
15: 점퍼 패드17: 스루홀15: jumper pad 17: through hole
18: 수지 몰드20: 점퍼 배선18: Resin Mold 20: Jumper Wiring
30: ASIC 칩40: 마이컴 칩30: ASIC chip 40: microcomputer chip
50: 접속용 IC50: connection IC
본 발명에 관한 COB는, 복수의 다이 장착부를 갖는 다층배선기판과, 이 다층배선기판의 각 다이 장착부에 각각 단독체 또는 2개 이상이 중첩되어 장착되는 복수의 다이와, 상기 각 다이 장착부에 대응하여 상기 다층배선기판 상에 배치되고, 단독체의 다이 또는 최상부의 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 다층배선기판 상에 배치되고, 대응하는 본딩 패드와 접속된 콘택 패드와, 상기 콘택 패드에 근접하여 배치되고, 상기 다층배선기판의 엣지 단자 또는 상기 다층배선기판에 실장된 회로소자 또는 상기 다층배선기판의 각 층에 걸치는 스루홀에 접속된 점퍼 패드와, 상기 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비하고, 2개 이상을 중첩한 최상부의 다이를, 전기특성시험에서 합격한 다이로 하는 것이다.According to the present invention, a COB includes a multilayer wiring board having a plurality of die mounting portions, a plurality of dies each of which is mounted in a single body or two or more overlapping die mounting portions of the multilayer wiring substrate, and each of the die mounting portions. A plurality of bonding pads disposed on the multilayer wiring substrate and connected to a die of a single body or an uppermost die, and contact pads disposed on the multilayer wiring substrate in correspondence with the respective bonding pads and connected to corresponding bonding pads. A jumper pad disposed in proximity to the contact pad and connected to an edge terminal of the multilayer wiring board, a circuit element mounted on the multilayer wiring board, or a through hole covering each layer of the multilayer wiring board; And the die which molds each pad, and which the uppermost die which overlapped two or more is made into the die which passed the electrical characteristic test.
본 발명에 관한 COB는, 또한, 상기 2개 이상을 중첩한 다이 중에서, 최상부 이외의 다이를 전기특성시험에서 불합격이 된 다이로 하는 것이다.In the COB according to the present invention, dies other than the uppermost die among the dies in which two or more are overlapped are regarded as dies which have failed in the electrical property test.
본 발명에 관한 COB는, 또한, 상기 다층배선기판의 다이 장착부에 장착되는 다이를, 복수의 그룹으로 구분하는 동시에, 소정의 그룹의 다이는 점퍼배선을 통하지 않고 신호를 받고, 그 밖의 그룹의 다이는 점퍼배선을 통해 신호를 받도록 한 것이다.The COB according to the present invention further divides a die mounted on the die mounting portion of the multilayer wiring board into a plurality of groups, and a die of a predetermined group receives a signal without going through a jumper wiring, and dies of other groups. Is to receive signal through jumper wiring.
본 발명에 관한 COB는, 또한, 복수의 배선기판을 다층 배치하고, 주표면을 구성하는 주표면측 배선기판과 타면을 구성하는 타면측 배선기판에 각각 복수의 다이 장착부를 갖는 다층배선기판과, 상기 주표면측 및 타면측 배선기판의 각 다이 장착부에 각각 장착된 복수의 다이와, 상기 각 다이에 대응하여 상기 주표면측 및 타면측 배선기판 상에 각각 배치되며, 대응하는 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 주표면측 및 타면측 배선기판에 각각 배치되고, 대응하는 본딩 패드와 접속된 복수의 콘택 패드와, 상기 주표면측 및 타면측 배선기판에 걸쳐 설치된 스루홀과, 상기 콘택 패드에 근접하여 상기 주표면측 및 타면측 배선기판에 각각 설치되고, 상기 스루홀에 접속된 점퍼 패드와, 상기 주표면측 및 타면측 배선기판의 한쪽 또는 양쪽에 설치되고, 상기 스루홀에 접속된 엣지 단자와, 상기 주표면측 및 타면측 배선기판의 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비한 것이다.The COB according to the present invention further includes a multilayer wiring board in which a plurality of wiring boards are arranged in multiple layers, each of which has a plurality of die mounting portions on the main surface side wiring board constituting the main surface and the other surface side wiring board constituting the other surface; A plurality of dies respectively attached to the die mounting portions of the main surface side and the other side wiring substrate, and a plurality of bondings disposed on the main surface side and the other surface side wiring substrate respectively corresponding to the dies and connected to the corresponding dies, respectively; Pads, a plurality of contact pads respectively disposed on the main surface side and the other surface side wiring boards corresponding to the respective bonding pads, and connected to the corresponding bonding pads, and provided through the main surface side and the other surface side wiring boards. A jumper pad provided on the main surface side and the other surface side wiring board in proximity to the hole, the contact pad, and connected to the through hole, and the main surface side and the other surface wiring board, respectively. And an edge terminal connected to the through hole, and a mold resin for molding each die and each pad of the main surface side and the other surface side wiring substrate.
본 발명에 관한 COB는, 또한, 상기 다이를 메모리 칩으로 한 것이다.The COB according to the present invention further uses the die as a memory chip.
본 발명에 관한 COB의 제조방법은, 복수의 다이 장착부를 갖는 다층배선기판의 각 다이 장착부에 각각 다이를 장착하는 동시에, 상기 각 다이에 대응한 복수의 본딩 패드와, 각 본딩 패드에 대응한 콘택 패드를 상기 다층배선기판 상에 배치하고, 각 다이와 각각에 대응한 본딩 패드 사이 및 각 본딩 패드와 그들에 대응한 콘택 패드 사이를 접속하는 공정, 상기 각 콘택 패드에 시험장치를 접속하여, 각 다이의 전기 특성을 시험하는 공정, 상기 시험에서 불합격이 된 다이와 그것에 대응하는 본딩 패드와의 접속을 끊는 동시에, 불합격이 된 다이 위에 시험을 마친 합격 다이를 중첩하여 장착하는 공정, 및 상기 각 다이와 각 패드를 몰드하는 공정을 갖는 것이다.According to the method of manufacturing a COB according to the present invention, a die is mounted on each die mounting portion of a multilayer wiring board having a plurality of die mounting portions, and a plurality of bonding pads corresponding to the dies and a contact corresponding to each bonding pad are provided. Arranging pads on the multilayer wiring board, and connecting each die and the corresponding bonding pad and between each bonding pad and the corresponding contact pad; connecting a test device to each of the contact pads, A step of testing the electrical characteristics of the die, a step of disconnecting the die that failed in the test and a bonding pad corresponding thereto, and superimposing and mounting the pass die that has been tested on the die that failed, and the die and each pad. It has a process of molding.
본 발명에 관한 COB의 제조방법은, 또한, 복수의 다이 장착부를 갖는 다층배선기판의 각 다이 장착부에 각각 다이를 장착하는 동시에, 상기 각 다이에 대응한 복수의 본딩 패드와, 각 본딩 패드에 대응한 콘택 패드를 상기 다층배선기판 상에 배치하여, 각 다이와 각각에 대응한 본딩 패드 사이 및 각 본딩 패드와 그들에 대응한 콘택 패드 사이를 접속하는 공정, 소정의 다이에 대응한 콘택 패드와 상기 소정의 다이에 인접하는 다이에 대응한 콘택 패드에 근접하여 설치되고, 각 콘택 패드와 접속하는 것에 의해 상기 소정의 다이와 인접 다이를 접속할 수 있도록 한 점퍼 패드를 배치하는 공정, 상기 각 콘택 패드에 시험장치를 접속하여, 각 다이의 전기 특성을 시험하는 공정, 상기 시험에서 불합격이 된 다이와 그것에 대응하는 본딩 패드와의 접속을 끊는 동시에, 불합격이 된 다이 위에 시험을 마친 합격 다이를 중첩하여 장착하는 공정, 및 상기 각 다이와 각 패드를 몰드하는 공정을 갖는 것이다.The method of manufacturing a COB according to the present invention further includes mounting a die on each die mounting portion of a multilayer wiring substrate having a plurality of die mounting portions, and simultaneously supporting a plurality of bonding pads corresponding to the dies and bonding pads. Arranging a contact pad on the multilayer wiring board and connecting each die and each corresponding bonding pad and between each bonding pad and the corresponding contact pad, the contact pad corresponding to a predetermined die and the predetermined Arranging jumper pads provided close to contact pads corresponding to the dies adjacent to the dies, and connecting the contact pads so that the predetermined dies and the adjacent dies can be connected. The process of testing the electrical characteristics of each die, disconnecting the die which failed in the said test, and the bonding pad corresponding to it, At the same time, the step of mounting the die nest pass tried over the failed die, and to a step of molding the respective pads the respective die.
[발명의 실시예][Examples of the Invention]
실시예 1:Example 1:
이하, 본 발명의 실시예 1을 도면에 근거하여 설명한다. 도 1은, 실시예 1의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 1a는 메모리 모듈의 전체구성을 나타낸 사시도, 도 1b는 도 1a에 나타낸 구성 중에서 인접하는 2개의 다이와, 그 사이에 설치된 본딩 패드, 콘택 패드, 점퍼 패드 등의 구성을 나타낸 평면 개략도, 도 1c는 도 1b에 나타낸 다층배선기판 상의 구성을 나타낸 측단면도이다. 이들 도면에 있어서, 1은 다층배선기판으로, 표면에 복수의 다이 장착부가 설치되어 있다. 10은 상기한 다이 장착부에 고착된 9개의 메모리 칩(다이)으로, 종래와 같이, 리드 프레임에 다이본드하지 않고, 다층배선기판에 직접 고착되어 있다. 이때, 다이(10)는 도 1c의 좌측에 도시된 것과 같이, 단독체로 다층배선기판(1)에 장착되는 경우와, 도 1c의 우측에 도시된 것과 같이, 2개의 다이 10X와 10Y를 중첩한 형태로 장착되는 경우가 있다. 중첩되어 장착되는 다이는 2개 이상이어도 된다. 상세내용에 관해서는 후술한다.EMBODIMENT OF THE INVENTION Hereinafter, Embodiment 1 of this invention is described based on drawing. FIG. 1 is a schematic view showing the configuration of Embodiment 1 as an example of a memory module, FIG. 1A is a perspective view showing the overall configuration of the memory module, and FIG. 1B is a bonding provided between two adjacent dies in the configuration shown in FIG. 1A. Fig. 1C is a side sectional view showing the structure on the multilayer wiring board shown in Fig. 1B, showing the structure of a pad, a contact pad, a jumper pad and the like. In these figures, 1 is a multilayer wiring board, and a plurality of die mounting portions are provided on the surface thereof. 10 denotes nine memory chips (dies) fixed to the above-described die mounting portion, and are conventionally fixed directly to the multilayer wiring board without die-bonding to the lead frame. In this case, as shown on the left side of FIG. 1C, the die 10 is mounted on the multilayer wiring board 1 alone, and as shown on the right side of FIG. 1C, the two dies 10X and 10Y overlap each other. It may be mounted in the form. Two or more dies may be overlapped and mounted. Details will be described later.
10A는 각 다이에 설치되는 패드, 11은 각 다이 장착부에 대응하여 다층배선기판(1) 상에 설치된 본딩 패드, 12는 다이(10)(2개 이상을 중첩한 형태로 장착되어 있는 경우는 최상부의 다이(10Y))의 패드(10A)와 본딩 패드(11)를 접속하는 와이어, 13은 본딩 패드(11)에 대응하여 다층배선기판(1) 상에 설치된 콘택 패드, 14는 본딩 패드(11)와 콘택 패드(13)를 접속하는 배선 패턴, 15는 콘택 패드(13)에 근접하여 설치된 점퍼 패드, 16은 점퍼 패드(15) 서로를 접속하는 배선 패턴으로, 다층배선기판 외부와의 접속단자가 되는 엣지 단자(4)와의 접속, 또는 다층배선기판(1) 상에 실장된 콘덴서, 저항, 퓨즈 등의 회로소자(도시하지 않음)와의 접속, 또는 다층배선기판을 구성하는 복수의 배선기판에 걸쳐 형성되어, 각 배선기판 사이의 접속을 행하는 스루홀(17)과의 접속을 행하기 위해 소정의 패턴으로 배치되는 것이다.10A is a pad provided on each die, 11 is a bonding pad provided on the multilayer wiring board 1 corresponding to each die mounting portion, and 12 is a die 10 (the uppermost case when two or more are mounted in a stacked form). A wire connecting the pad 10A and the bonding pad 11 of the die 10Y of the die 10Y, 13 is a contact pad provided on the multilayer wiring board 1 corresponding to the bonding pad 11, and 14 is a bonding pad 11 ) Is a wiring pattern for connecting the contact pad 13, 15 is a jumper pad provided close to the contact pad 13, 16 is a wiring pattern for connecting the jumper pad 15 to each other, and is connected to the outside of the multilayer wiring board. To a plurality of wiring boards constituting a multi-layer wiring board, or a connection with an edge terminal 4 to be connected, or a circuit element (not shown) such as a capacitor, a resistor, and a fuse mounted on the multi-layer wiring board 1. Formed through the connection with the through hole 17 for connecting the respective wiring boards. To be disposed in a predetermined pattern.
도 2는, 도 1에 나타낸 메모리 모듈의 제조공정을 나타낸 흐름도이다.FIG. 2 is a flowchart showing a manufacturing process of the memory module shown in FIG. 1.
스텝 S11에서 9개의 다이(10)를 다층배선기판(1)에 다이본드한다. 다음에, 스텝 S12에서 다이의 패드(10A)와 본딩 패드(11)를 와이어본딩한다. 그후, 스텝 S13에서 콘택 패드(13)에 테스터(도시하지 않음)를 접속하여, 다이(10)의 전기특성시험을 실시한다.In step S11, nine dies 10 are die-bonded to the multilayer wiring board 1. Next, in step S12, the pad 10A and the bonding pad 11 of the die are wire bonded. Thereafter, a tester (not shown) is connected to the contact pad 13 in step S13, and the electrical characteristics test of the die 10 is performed.
이 시험에서, 예를 들면 도 1c의 다이 10X가 불합격으로 되었다고 하면, 스텝 S14에서 불합격 다이인 10X와 본딩 패드(11)를 접속하고 있는 와이어(도시하지 않음)를 제거하여, 다이 10X를 회로에서 분리한다.In this test, for example, if the die 10X in Fig. 1C is rejected, the wire (not shown) connecting the bonding die 10X and the bonding pad 11 is removed in step S14, and the die 10X is removed from the circuit. Separate.
그러나, 다이 10X는 제거하지 않고, 도시한 것과 같이, 다층배선기판(1) 상에 그대로 남긴다.However, the die 10X is not removed and remains on the multilayer wiring board 1 as shown.
다음에, 스텝 S15에서 별도 실시한 다이(10) 만을 대상으로 한 전기특성시험에서 합격으로 되어 있는 다이 10Y를 준비하고, 스텝 S16에서 합격 다이(10Y)를 불합격 다이(10) 위에 중첩하여 다이본드한다. 그후, 스텝 S17에서 중첩한 다이의 최상부의 다이인 합격 다이(10Y)의 패드와 본딩 패드(11)를 와이어본딩하여, 불합격 다이(10X) 대신에 합격 다이(10Y)를 접속하여 회로를 구성한다. 다음에, 스텝 S18에서 콘택 패드(13)와 점퍼 패드(15)를 와이어(12)로 와이어본딩한다.Next, the die 10Y which is passed in the electrical characteristic test for only the die 10 separately performed in step S15 is prepared, and the die die 10Y is superimposed on the failing die 10 in step S16 to die bond. . Thereafter, the pad and the bonding pad 11 of the pass die 10Y which are the uppermost dies of the dies overlapped in step S17 are wire-bonded, and the pass die 10Y is connected instead of the fail die 10X to form a circuit. . Next, in step S18, the contact pad 13 and the jumper pad 15 are wire bonded with the wire 12.
이어서, 스텝 S19에서 다층배선기판(1) 상의 각 다이(10, 10X, 10Y)와 본딩 패드(11), 콘택 패드(13), 점퍼 패드(15), 와이어(12) 및 배선패턴(14, 16)을 몰드 수지(18)에 의해서 몰드한다. 그후, 스텝 S20에서 메모리 모듈로서의 전기특성시험이 실시되어, 제조공정이 종료한다.Subsequently, in step S19, the dies 10, 10X, and 10Y on the multilayer wiring board 1, the bonding pads 11, the contact pads 13, the jumper pads 15, the wires 12, and the wiring patterns 14, 16 is molded by the mold resin 18. Thereafter, an electrical characteristic test as a memory module is performed in step S20, and the manufacturing process ends.
실시예 2:Example 2:
다음에, 본 발명의 실시예 2를 도면에 근거하여 설명한다.Next, Embodiment 2 of the present invention will be described with reference to the drawings.
도 3∼도 9는, 실시예 2의 구성을 메모리 모듈의 예로 나타낸 것으로, 전술한 스텝 S11에서 다이(10)를 다층배선기판(1)에 장착하는 경우의 회로구성 및 다이(10)의 배치의 방식을 나타낸 개략도로서, 도 3 및 도 4는, 다이를 36개 장착하는 경우, 도 6 및 도 7은, 다이를 18개 장착하는 경우, 도 8 및 도 9는, 다이를 9개 장착하는 경우를 각각 나타내고 있다.3 to 9 show the configuration of Embodiment 2 as an example of the memory module, and the circuit configuration and arrangement of the die 10 when the die 10 is mounted on the multilayer wiring board 1 in step S11 described above. 3 and 4 show a method of mounting 36 dies, FIGS. 6 and 7 show 18 dies, and FIGS. 8 and 9 show 9 dies. Each case is shown.
우선, 다이(10)를 36개 장착하는 경우에는, 각 다이는 도 4에 나타낸 바와 같이, 다층배선기판(1)에 배치장착된다. 이 도면은, 다층배선기판(1)이 2층인 예를 나타낸 것으로, 도 4a는 표면이 되는 제 1 층의 배선기판(1a)을 나타내고, 도 4b는 이면이 되는 제 2 층의 배선기판(1b)을 나타낸다. 36개의 다이(10)는 4개 또는 5개마다 하나의 그룹을 형성하고, 합계 8 그룹(a 그룹∼h 그룹)으로 구분되어 있다. 제 1 층의 배선기판(1a)에는, a 그룹(10a1∼10a5), b 그룹(10b1∼10b4), C 그룹(10c1∼10c4) 및 d 그룹(10d1∼10d5)의 4 그룹의 다이가 배치되고, 제 2 층의 배선기판(1b)에는, e 그룹(10e1∼10e5), f 그룹(10f1∼10f4), g 그룹(10g1∼10g4)및 h 그룹(10h1∼10h5)의 4 그룹의 다이가 배치되어 있다.First, in the case of attaching 36 dies 10, each die is mounted on the multilayer wiring board 1 as shown in FIG. This figure shows an example in which the multilayer wiring board 1 has two layers. FIG. 4A shows the wiring board 1a of the first layer serving as a surface, and FIG. 4B shows the wiring board 1b of the second layer serving as the back surface. ). The 36 dies 10 form one group every four or five, and are divided into eight groups (a to h groups) in total. In the wiring board 1a of the first layer, four groups of dies of a group 10a1 to 10a5, b group 10b1 to 10b4, C group 10c1 to 10c4 and d group 10d1 to 10d5 are disposed. On the wiring board 1b of the second layer, four groups of dies of the e group (10e1 to 10e5), the f group (10f1 to 10f4), the g group (10g1 to 10g4) and the h group (10h1 to 10h5) are arranged. It is.
도 5는, 도 4a에 있어서, ○로 둘러싼 부분에 관해서의 제 1 층의 배선기판(1a)과 제 2 층의 배선기판(1b)의 단면구성을 나타낸 개략도로서, 양 배선기판 사이를 접속하는 스루홀(17)과의 접속관계를 개략적으로 나타낸 것이다.FIG. 5 is a schematic diagram showing the cross-sectional structure of the wiring board 1a of the first layer and the wiring board 1b of the second layer in the part enclosed by ○ in FIG. 4A, where both wiring boards are connected. The connection relationship with the through hole 17 is schematically shown.
도면 중의 부호는 도 1c의 대응부분에 같은 부호를 붙이고 있기 때문에, 각각의 설명은 생략한다. 이때, 이 도면에 있어서 스루홀(17)의 배치위치는 일례를 나타낸 것으로, 이 위치에 한정되는 것이 아니다. 회로구성은, 도 3에 나타낸 바와 같이 주어지고 있으며, 클록신호(Add, CKE0, /S0-3등) 및 I/O 신호(DQ0… 등)는, 각 그룹의 각 다이에 각각 병렬적으로 공급되는 구성으로 되어 있다.In the drawings, the same reference numerals are given to corresponding parts in FIG. 1C, and therefore, descriptions thereof will be omitted. At this time, the arrangement position of the through hole 17 in this figure shows an example, and is not limited to this position. The circuit configuration is given as shown in Fig. 3, and clock signals (Add, CKE0, / S0-3, etc.) and I / O signals (DQ0, ..., etc.) are supplied in parallel to each die of each group, respectively. It becomes the structure that becomes.
도시의 형편상, 예를 들면 다이 10a3에 대한 클록신호는 다이 10a1 및 10a2을 거쳐 공급되는 것과 같은 형태로 되어 있지만, 다이 10a1 및 10a2을 경유하지 않고, 이들 다이와 병렬적으로 공급되는 것과 같은 접속으로 되어 있다. 다른 다이에 관해서도 마찬가지이다. 또한, I/O 신호에 관해서도 마찬가지이다.For the sake of illustration, for example, the clock signal for die 10a3 is of the same type as supplied through dies 10a1 and 10a2, but is connected in parallel with these dies without via dies 10a1 and 10a2. It is. The same applies to other dies. The same applies to the I / O signals.
이때, 클록신호에 관해서는, a 그룹의 다이(10a1∼10a5) 및 b 그룹의 다이(10b1∼10b4)에 대해 점퍼 배선(20)을 경유하지 않고 직접 공급되도록 접속되어 있지만, c 그룹∼h 그룹의 각 다이에 대해서는 점퍼 배선(20)을 통해 공급되도록 되어 있다.At this time, the clock signal is connected so as to be directly supplied to the dies 10a1 to 10a5 of the a group and the dies 10b1 to 10b4 of the b group without passing through the jumper wiring 20, but the c groups to the h groups. Each die is supplied via jumper wiring 20.
또한, I/O 신호에 관해서는, a 그룹∼d 그룹의 각 다이에 대해서는 점퍼 배선(20)을 경유하지 않고 직접 공급되도록 접속되어 있지만, e 그룹∼h 그룹의 각 다이에 대해서는 점퍼 배선(20)을 통해 공급되도록 되어 있다. 이것은, 후술하는것과 같이, 다층배선기판에 장착되는 다이의 수가 감소하여, 일부의 그룹의 다이만이 접속되는 것과 같은 경우에 있어서, 다이가 장착되어 있지 않은 부분의 회로를 접속상태로 놀게 하면 오동작의 원인이 되기 때문에, 다이가 장착되어 있지 않은 부분의 회로를 점퍼 배선 부분에서 분리할 수 있도록 한 것이다.In addition, the I / O signal is connected so as to be directly supplied to each die of the a group to the d group without passing through the jumper wiring 20, but the jumper wiring 20 is connected to each die of the e group to the h group. It is supplied through). As described later, this decreases the number of dies mounted on the multilayer wiring board, so that in a case where only a part of dies are connected, the circuit of the portion where the dies are not mounted in a connected state is malfunctioned. This causes the circuit of the part where the die is not mounted to be separated from the jumper wiring part.
다음에, 다이(10)를 18개 장착하는 경우에는, 도 7에 나타낸 바와 같이, 36개 장착의 경우와 동일한 다층배선기판을 사용하여, 그것의 제 1 층의 배선기판(1a)에만 도시된 것과 같이 배치하고, 제 2 층의 배선기판(1b)에는 배치하지 않는다.Next, in the case of mounting 18 dies 10, as shown in Fig. 7, the same multilayer wiring board as in the case of 36 mounting is used, and only the wiring board 1a of its first layer is shown. It arrange | positions as it does, and it does not arrange | position to the wiring board 1b of a 2nd layer.
또한, 제 1 층의 배선기판(1a)의 다이의 배치는 도 4와 동일하게, a 그룹∼d 그룹의 다이 18개가 배치된다. 이 경우의 회로구성은 도 6에 나타낸 바와 같이, 도면 중에 해칭이 시행된 a 그룹∼d 그룹의 다이만이 접속되어, e 그룹∼h 그룹의 접속선은, 그들의 클록신호측 및 I/O 신호측의 점퍼배선(20)이 모두 분리되는 형태가 된다.Further, in the arrangement of the dies of the wiring board 1a of the first layer, 18 dies of groups a to d are arranged as in FIG. In this case, as shown in Fig. 6, only dies of groups a to d, which are hatched in the drawing, are connected, and connection lines of groups e to h are connected to the clock signal side and the I / O signal. The jumper wirings 20 on the side are all separated.
또한, 다이(10)를 9개 장착하는 경우에는, 도 9에 나타낸 바와 같이, 36개 장착의 경우와 동일한 다층배선기판을 사용하여, 그것의 제 1 층의 배선기판(1a)에만 도시된 것과 같이 배치하고, 제 2 층의 배선기판(1b)에는 배치하지 않는다. 이 경우의 회로구성은 도 8에 나타낸 바와 같이 이루어져 있으며, 점퍼 배선(20)을 경유하지 않고 신호원에 접속할 수 있는 a 그룹과 b 그룹의 다이 9개(도 8에 해칭으로 나타낸다)가 도 9a에 나타낸 바와 같이 배치되고, 점선의 부분은 빈자리가 된다. 또한, 도 8에 나타낸 바와 같이, 모든 점퍼배선(20)이 분리된 상태가 되어, a그룹 및 b 그룹의 다이 이외의 접속선은 모두 분리되게 된다.In the case where nine dies 10 are mounted, as shown in Fig. 9, the same multilayer wiring boards as in the 36 mounting cases are used, and only those shown in the wiring board 1a of the first layer thereof. It arrange | positions together and does not arrange in the wiring board 1b of a 2nd layer. The circuit configuration in this case is constituted as shown in Fig. 8, and nine dies (shown by hatching in Fig. 8) of the a group and the b group which can be connected to the signal source via the jumper wiring 20 are shown in Fig. 9A. It is arrange | positioned as shown to and the part of a dotted line becomes an empty seat. As shown in Fig. 8, all jumper wirings 20 are in a separated state, and all the connection lines other than the dies of the a group and the b group are separated.
이상의 각 실시예는, 메모리 모듈의 예로 설명하였지만, 본 발명은 메모리 모듈에 한정되는 것이 아니라, 마이컴 칩이나 ASIC 칩에 대해서도 마찬가지로 실시할 수 있다. 도 10은, 다층배선기판(1)에 메모리 칩(10), ASIC 칩(30), 마이컴 칩(40)을 장착한 복합 다이의 COB의 개략도를 나타낸 것이다. 제조방법은 전술한 메모리 모듈과 동일하게 때문에, 설명을 생략한다.Although each of the above embodiments has been described as an example of a memory module, the present invention is not limited to the memory module, and the present invention can be similarly implemented for a microcomputer chip or an ASIC chip. 10 shows a schematic diagram of a COB of a composite die in which a memory chip 10, an ASIC chip 30, and a microcomputer chip 40 are mounted on a multilayer wiring substrate 1. Since the manufacturing method is the same as the above-described memory module, description thereof is omitted.
본 발명에 관한 COB는, 복수의 다이 장착부를 갖는 다층배선기판과, 이 다층배선기판의 각 다이 장착부에 각각 단독체 또는 2개 이상이 중첩되어 장착되는 복수의 다이와, 상기 각 다이 장착부에 대응하여 상기 다층배선기판 상에 배치되고, 단독체의 다이 또는 최상부의 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 다층배선기판 상에 배치되고, 대응하는 본딩 패드와 접속된 콘택 패드와, 상기 콘택 패드에 근접하여 배치되고, 상기 다층배선기판의 엣지 단자 또는 상기 다층배선기판에 실장된 회로소자 또는 상기 다층배선기판의 각 층에 걸치는 스루홀에 접속된 점퍼 패드와, 상기 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비하고, 2개 이상을 중첩한 최상부의 다이를, 전기특성시험에서 합격한 다이로 하는 것이기 때문에, 리드 프레임을 사용하는 일 없이 메모리 모듈 등의 COB를 형성할 수 있는 것 이외에, 몰드하기 전에 전기특성시험을 실시하기 때문에, 불합격으로 되더라도 몰드의 낭비가 생기지 않는다. 또한, 전기특성시험에서 불합격으로 된 다이에 대해서는 접속 와이어를 제거할 뿐으로, 불합격 다이는 그대로 다층배선기판에 남기고, 그 위에 별도 행한 다이만을 대상으로 한 전기특성시험에서의 합격 다이를 중첩하여 장착하여, 수지 몰드하는 것이기 때문에, 제조공정수를 삭감할 수 있어, 가격 저감에 효과가 있다.According to the present invention, a COB includes a multilayer wiring board having a plurality of die mounting portions, a plurality of dies each of which is mounted in a single body or two or more overlapping die mounting portions of the multilayer wiring substrate, and each of the die mounting portions. A plurality of bonding pads disposed on the multilayer wiring substrate and connected to a die of a single body or an uppermost die, and contact pads disposed on the multilayer wiring substrate in correspondence with the respective bonding pads and connected to corresponding bonding pads. A jumper pad disposed in proximity to the contact pad and connected to an edge terminal of the multilayer wiring board, a circuit element mounted on the multilayer wiring board, or a through hole covering each layer of the multilayer wiring board; And a mold resin for molding each pad, and the die at the top of which two or more are overlapped is used as the die passed in the electrical property test. , In addition, without using a lead frame to be able to form a COB module, such as a memory, since carrying out the electrical characteristic test prior to the mold, the waste of the mold does not occur even unacceptable. In addition, for the die that failed in the electrical characteristic test, the connection wire is removed, and the failing die is left on the multilayer wiring board as it is, and the pass die in the electrical characteristic test for only the die performed separately is superimposed and mounted. Since it is resin molding, the number of manufacturing processes can be reduced and it is effective for cost reduction.
본 발명에 관한 COB는, 또한, 상기 다층배선기판의 다이 장착부에 장착되는 다이를, 복수의 그룹으로 구분하는 동시에, 소정의 그룹의 다이는 점퍼배선을 통하는 일 없이 신호를 받고, 그 밖의 그룹의 다이는 점퍼 배선을 통해 신호를 받도록 하였기 때문에, 오동작의 가능성이 저감되어, 신뢰성을 향상시킬 수 있다.The COB according to the present invention further divides the die mounted on the die mounting portion of the multilayer wiring board into a plurality of groups, and a die of a predetermined group receives a signal without going through a jumper wiring, Since the die receives a signal through jumper wiring, the possibility of malfunction can be reduced, and the reliability can be improved.
본 발명에 관한 COB는, 또한, 복수의 배선기판을 다층 배치하고, 주표면을 구성하는 주표면측 배선기판과 타면을 구성하는 타면측 배선기판에 각각 복수의 다이 장착부를 갖는 다층배선기판과, 상기 주표면측 및 타면측 배선기판의 각 다이 장착부에 각각 장착된 복수의 다이와, 상기 각 다이에 대응하여 상기 주표면측 및 타면측 배선기판 상에 각각 배치되고, 대응하는 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 주표면측 및 타면측 배선기판에 각각 배치되고, 대응하는 본딩 패드와 접속된 복수의 콘택 패드와, 상기 주표면측 및 타면측 배선기판에 걸쳐 설치된 스루홀과, 상기 콘택 패드에 근접하여 상기 주표면측 및 타면측 배선기판에 각각 설치되고 상기 스루홀에 접속된 점퍼 패드와, 상기 주표면측 및 타면측 배선기판의 한쪽 또는 양쪽에 설치되고, 상기 스루홀에 접속된 엣지 단자와, 상기 주표면측 및 타면측 배선기판의 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비한 것이기 때문에, 다층배선기판을 표준화할 수 있어, 생산성의 향상과가격 저감을 도모할 수 있다.The COB according to the present invention further includes a multilayer wiring board in which a plurality of wiring boards are arranged in multiple layers, each of which has a plurality of die mounting portions on the main surface side wiring board constituting the main surface and the other surface side wiring board constituting the other surface; A plurality of dies respectively attached to the die mounting portions of the main surface side and the other surface wiring board, and a plurality of bondings disposed on the main surface side and the other surface wiring board corresponding to the dies, respectively, and connected to the corresponding dies Pads, a plurality of contact pads respectively disposed on the main surface side and the other surface side wiring boards corresponding to the respective bonding pads, and connected to the corresponding bonding pads, and provided through the main surface side and the other surface side wiring boards. A jumper pad provided on the main surface side and the other surface side wiring substrate in proximity to the hole, the contact pad, and connected to the through hole, and the main surface side and the other surface side wiring board. The multi-layered wiring board can be standardized because it is provided with one or both edge terminals connected to the through holes, and mold resins for molding the dies and the pads of the main and side surface wiring boards. As a result, productivity and price reduction can be improved.
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