KR20030068614A - resister fabricating method in semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조에 관한 것으로, 특히 낸드 플래쉬 메모리 장치등과 같은 불휘발성 반도체 메모리 장치에서의 저항형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method of forming resistances in nonvolatile semiconductor memory devices such as NAND flash memory devices.
근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 등과 같은 반도체 소자의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 필수적으로 제품의 고집적화가 요구된다. 칩 사이즈 축소나 고집적화를 위해서는 트랜지스터 소자의 게이트 산화막 두께 및 채널 길이들을 얇고 짧게 하는 작업 등을 포함하는 스케일 다운이 수반되어지고 있다.In recent years, with the rapid spread of information media such as computers, the functions of semiconductor devices such as semiconductor memories have also developed remarkably. In the case of recent semiconductor products, high integration of products is essential for low cost and high quality to secure competitiveness. In order to reduce the chip size and to increase the integration, scale down is involved, which includes thinning and shortening the gate oxide thickness and channel lengths of the transistor device.
낸드 플래시 메모리와 같은 불휘발성 반도체 메모리 소자에서는 반도체 기판(substrate)의 메모리 셀 영역에 플로팅 게이트를 이룰 폴리실리콘 막을 데포지션하고 그 위에 절연층을 형성한 후, 다시 콘트롤 게이트를 이울 폴리실리콘 막을 형성시켜 메모리 셀을 제작하게 된다. 그러한 메모리 소자에서 메모리 셀 영역이 아닌 주변회로영역에는 각종 트랜지스터 및 저항소자가 형성되는데, 주변회로내에서 저항소자 영역이 차지하는 면적도 무시할 수 없을 정도로 크다.In a nonvolatile semiconductor memory device such as a NAND flash memory, a polysilicon film is formed on a memory cell region of a semiconductor substrate to form a floating gate, an insulating layer is formed thereon, and then a polysilicon film is formed to form a control gate. A memory cell is produced. In such a memory device, various transistors and resistors are formed in the peripheral circuit region other than the memory cell region, and the area occupied by the resistor element region in the peripheral circuit is also large enough to be ignored.
상기한 저항소자는 모든 회로의 동작에 있어서 필수불가결한 것이며, 적절한 저항을 가지는 패턴을 집적회로내에 구성하는 작업은 메모리 셀 트랜지스터를 제조하는 일 못지 않게 중요하다. 특히, 낸드 플래시 메모리와 같이 적층구조의 게이트를 갖는 메모리 장치에서 주변영역에 위치되는 저항소자는 통상적으로 셀 영역에서 적층구조의 게이트를 형성하는데 사용되던 폴리실리콘 층들로써 만들어지고 있다.The above-mentioned resistive element is indispensable for the operation of all circuits, and the task of constructing a pattern having an appropriate resistance in an integrated circuit is as important as manufacturing a memory cell transistor. In particular, in a memory device having a stacked gate, such as a NAND flash memory, a resistive element positioned in a peripheral region is typically made of polysilicon layers used to form a stacked gate in a cell region.
이와 같이 폴리실리콘 재질을 사용하여 제조되는 저항소자는 보다 작은 영역을 차지하면서 큰 저항값을 갖는 것이 필요하다. 따라서, 그러한 저항소자의 패턴은 도 1과 같이 지그재그 형태로 제조되었다. 반도체 메모리 장치의 주변영역에 형성되는 종래의 저항패턴을 예시한 도 1을 참조하면, 저항(R)은 지그재그 형태로 패터닝 되어 제한된 면적에서 보다 큰 저항값을 갖도록 일단에 입력단(N1)을 타단에 출력단(N2)을 갖는다. 도면에서 평면상에서는 하나의 층 만이 패턴된 것으로 보여지나, 단면을 참조시 플로팅 게이트의 형성시 도포되는 폴리실리콘 막(20)과 콘트롤 게이트의 형성시 도포되는 폴리실리콘 막 또는 폴리 사이드 막(30)의 적층구조임을 알 수 있다. 상기한 바와 같이, 적층형 게이트 구조를 가지는 반도체 메모리 장치에서는 도 1과 같이 2층의 게이트를 형성한 후, 콘택 영역에 속해 있는 상부 폴리실리콘 즉, 제2 도전막(30)과 그하부의 층간 절연막(22)을 제거하고 하부 폴리실리콘의 양단에 상기 입출력단(N1,N2)을 각기 도선으로 연결하여 저항을 형성하게 됨을 알 수 있다. 이 경우에 저항은 저항 값이 상대적으로 큰 하부의 폴리실리콘 막(20)만을 사용하여 저항으로서 사용한다. 상기 콘트롤 게이트를 형성하는 폴리실리콘 막(30)은 후속의 공정에서 통상적으로 데포지션되는 고용융점 금속등과의 반응으로 인해 실리사이드 막의 하나인 폴리 사이드 막으로 변화되기 때문에 상대적으로 저항 값이 낮은 것이다.As described above, the resistance device manufactured using the polysilicon material needs to have a large resistance value while occupying a smaller area. Therefore, the pattern of such a resistance element is manufactured in a zigzag form as shown in FIG. Referring to FIG. 1, which illustrates a conventional resistance pattern formed in a peripheral region of a semiconductor memory device, the resistor R is patterned in a zigzag pattern so that the input terminal N1 is at one end to the other end to have a larger resistance value in a limited area. It has an output terminal N2. Although only one layer is seen as being patterned on the plane in the drawing, the polysilicon film 20 applied when the floating gate is formed and the polysilicon film or polyside film 30 applied when the control gate is formed when the cross section is referred to. It can be seen that the laminated structure. As described above, in the semiconductor memory device having the stacked gate structure, as shown in FIG. 1, after forming two layers of gates, the upper polysilicon that is in the contact region, that is, the second conductive layer 30 and the interlayer insulating layer thereunder, is formed. It can be seen that the resistance is formed by removing the 22 and connecting the input / output terminals N1 and N2 to the both ends of the lower polysilicon, respectively. In this case, the resistance is used as the resistance using only the lower polysilicon film 20 having a relatively large resistance value. The polysilicon film 30 forming the control gate is relatively low in resistance because it changes to a polyside film, which is one of the silicide films, due to reaction with a high melting point metal or the like which is usually deposited in a subsequent process.
상기한 바와 같이, 종래에는 하부의 폴리실리콘 막만을 저항패턴으로 사용하였으므로 보다 제한된 면적에서 폴리실리콘의 지그재그 패턴에 의해 설정되는 저항값보다 큰 저항값을 얻기가 어려운 문제점이 있었다. 또한, 반도체 메모리 소자의 주변영역내에 형성되는 저항소자는 고집적화에 따라 점유하는 면적이 작으면서도 보다 큰 저항 값을 가지는 것이 요구된다.As described above, since only the lower polysilicon film is used as a resistance pattern in the related art, it is difficult to obtain a resistance value larger than the resistance value set by the zigzag pattern of polysilicon in a more limited area. In addition, the resistance element formed in the peripheral region of the semiconductor memory element is required to have a larger resistance value while having a smaller area occupied by high integration.
따라서, 본 발명의 목적은 상기한 종래의 문제를 해결할 수 있는 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method capable of solving the above-described conventional problem.
본 발명의 다른 목적은 반도체 칩의 사이즈를 축소할 수 있는 반도체 메모리 장치의 저항형성 방법을 제공함에 있다.Another object of the present invention is to provide a resistance forming method of a semiconductor memory device capable of reducing the size of a semiconductor chip.
본 발명의 또 다른 목적은 제한된 면적에 보다 큰 저항을 형성할 수 있는 불휘발성 반도체 메모리 장치에서의 저항형성 방법을 제공함에 있다.Another object of the present invention is to provide a resistance forming method in a nonvolatile semiconductor memory device capable of forming a larger resistance in a limited area.
상기한 목적들의 일부를 달성하기 위한 본 발명의 양상에 따라, 반도체 장치의 저항형성 방법은, 상기 반도체 장치의 주변영역에 층간 절연막을 개재하여 적층된 제1,2도전막을 설정된 저항패턴으로 패터닝하고 상기 제1,2도전막의 각각의 저항이 서로 직렬연결되도록 연결하는 것을 특징으로 한다.In accordance with an aspect of the present invention for achieving some of the above objects, the resistance forming method of a semiconductor device, patterning the first and second conductive films stacked in the peripheral region of the semiconductor device via an interlayer insulating film with a set resistance pattern and The resistors of the first and second conductive films may be connected in series with each other.
본 발명의 다른 양상에 따라서, 적층형 게이트를 가지는 반도체 메모리 장치에서의 저항형성 방법은, 상기 적층형 게이트의 제조시에 주변영역의 저항형성 영역에도 상기 적층형 게이트의 제조를 위한 제1,2도전막들을 저항 소자로서 함께 형성한 후, 정의된 저항패턴의 형태로 식각하는 단계와; 상기 제2도전막의 일단과 타단의 영역들 및 그 하부에 위치된 층간 절연막의 영역을 식각하여 상기 제1도전막의 일단과 타단의 영역들이 노출되도록 하는 단계와; 절연막을 전면적으로 덮고 사진공정으로 정의된 콘택 영역들을 형성한 후 콘택 플러그들을 형성함에 의해 상기 제1,2도전막의 일단이 저항입출력단을 이루게 하고 상기 제1,2도전막의 타단이 상호연결단이 되도록 하여, 상기 제1,2 도전막의 각각의 보유 저항값이 직렬연결된 하나의 합성저항 값으로 나타나게 하는 단계를 가짐을 특징으로 한다.According to another aspect of the present invention, a method of forming a resistance in a semiconductor memory device having a stacked gate may include forming first and second conductive films for manufacturing the stacked gate in a resistance forming region of a peripheral region in manufacturing the stacked gate. Forming together as a resistive element and then etching it in the form of a defined resistive pattern; Etching regions of one end and the other end of the second conductive film and regions of the interlayer insulating layer positioned below the second conductive film to expose regions of one end and the other end of the first conductive film; By covering the insulating film entirely and forming contact regions defined by a photo process, contact plugs are formed so that one end of the first and second conductive films forms a resistive input and output terminal, and the other end of the first and second conductive films is interconnected. The holding resistance value of each of the first and second conductive layers may be represented by one synthetic resistance value connected in series.
도 1은 반도체 메모리 장치의 주변영역에 형성되는 종래의 저항패턴을 예시한 도면1 illustrates a conventional resistance pattern formed in a peripheral region of a semiconductor memory device.
도 2는 본 발명에 따라 형성되는 저항소자의 등가회로도2 is an equivalent circuit diagram of a resistance element formed in accordance with the present invention.
도 3 내지 도 5는 본 발명의 일 실시 예에 따라 형성되는 저항소자 제조공정을 차례로 보인 도면들3 to 5 are views sequentially showing a manufacturing process of the resistance element formed in accordance with an embodiment of the present invention
도 6은 도 5의 일부를 2개의 절단선을 따라 각기 취한 단면을 하나의 도면으로 보인 단면도FIG. 6 is a cross-sectional view of a cross-sectional view of a portion of FIG. 5 taken along two cutting lines, respectively.
이하에서는 본 발명의 실시 예에 따른 반도체 장치의 저항형성 방법에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 층은 동일한 참조부호로서 나타나 있다.Hereinafter, a preferred embodiment of a resistance forming method of a semiconductor device according to an embodiment of the present disclosure will be described with reference to the accompanying drawings. Although shown in different figures, the same to similar layers are shown with the same reference numerals.
도 2는 본 발명에 따라 형성되는 저항소자의 등가회로도로서, 도 1에서 보여지는 바와 같은 회로와는 다르게 2개의 저항들(R1,R2)이 직렬연결되어 합성된 하나의 저항을 이루는 것이 보여진다. 여기서, 상기 제1저항(R1) 및 제2저항(R2)는 서로 직렬로 연결되어 있고, 참조부호 40의 노드(O1)이 출력단이면 참조부호 41의 노드(I1)는 입력단으로 설정된다. 그렇지만, 참조부호 41의 노드(I1)를 출력단으로 하고 참조부호 40의 노드(O1)을 입력단으로 정하여도 무방하다. 상기 2개의 저항들(R1,R2)은 하부의 도전막 및 상부의 도전막 예컨대 폴리실리콘 또는 폴리사이드로 각기 형성되고, 상호연결부(43)에 의해 콘택되어 하나의 저항소자를 구성한다. 이와 같이, 본 발명의 실시 예에서는 새로운 형태의 저항으로서 하부의 폴리실리콘과 상부의 폴리실리콘을 서로 직렬로 연결하여 저항 패턴의 점유면적을 최소화하는 것이다.FIG. 2 is an equivalent circuit diagram of a resistance element formed according to the present invention, and unlike the circuit shown in FIG. 1, two resistors R1 and R2 are connected in series to form a synthesized resistor. . Here, the first resistor R1 and the second resistor R2 are connected in series with each other, and if the node O1 of the reference numeral 40 is the output terminal, the node I1 of the reference numeral 41 is set as the input terminal. However, node I1 of reference numeral 41 may be used as an output terminal, and node O1 of reference numeral 40 may be designated as an input terminal. The two resistors R1 and R2 are formed of a lower conductive film and an upper conductive film such as polysilicon or polyside, respectively, and are contacted by the interconnection 43 to form one resistance element. As described above, according to the exemplary embodiment of the present invention, as the new type of resistor, the lower polysilicon and the upper polysilicon are connected in series to minimize the area occupied by the resistance pattern.
반도체 메모리 장치의 메모리 셀 영역에서 절연막에 의해 서로 이격된 두층의 도전층을 이용하여 적층형 게이트를 제조하는 경우에, 도 2에서 보여지는 두 저항체(R1,R2)를 주변영역에서 하나의 저항소자로 제조하는 것은 도 3 내지 도 5에 의해 보여지는 바와 같이 구현될 수 있다. 도 3 내지 도 5는 본 발명의 실시 예에 따라 형성되는 저항소자 제조공정을 차례로 보인 도면들이다.In the case of manufacturing a stacked gate using two conductive layers spaced apart from each other by an insulating layer in a memory cell region of a semiconductor memory device, two resistors R1 and R2 shown in FIG. Manufacturing can be implemented as shown by FIGS. 3 to 5. 3 to 5 are diagrams sequentially showing a manufacturing process of a resistance device formed according to an embodiment of the present invention.
도 3을 참조하면, 적층형 게이트의 제조시에 주변영역의 저항형성 영역에도 상기 적층형 게이트의 제조를 위한 제1,2도전막들(20,30)을 저항 소자로서 함께 형성한 후, 정의된 저항패턴의 형태 예컨대 지그재그 패턴으로 식각한 것이 보여진다. 상기 제1,2도전막들(20,30)은 모두 폴리실리콘 막이거나 폴리실리콘 막 및 폴리 사이드 막으로 각기 형성될 수 있다. 주지하는 바와 같이, 한번의 폴리실리콘 데포지션 공정을 수행하는 것에 의해, 상기 주변영역에는 제1 도전막의 재질이 도포되는 한편, 메모리 셀 영역에서는 플로팅 게이트의 재질이 도포된다. 또 다른 한번의 폴리실리콘 데포지션 공정을 수행하는 것에 의해, 상기 주변영역에는 제2 도전막의 재질이 도포되고, 상기 메모리 셀 영역에서는 콘트롤 게이트의 재질이 도포된다. 여기서 상기 막들은 화학기상증착법으로 형성되지만, 사안이 다른 경우에 타의 공법으로 제조될 수 있음은 물론이다.Referring to FIG. 3, after the first and second conductive films 20 and 30 for forming the multilayer gate are formed together as a resistance element in the resistance forming region of the peripheral region when the multilayer gate is manufactured, a defined resistance is defined. The shape of the pattern is etched into a zigzag pattern, for example. The first and second conductive layers 20 and 30 may be polysilicon layers or polysilicon layers and polyside layers, respectively. As is well known, by performing one polysilicon deposition process, the material of the first conductive film is applied to the peripheral area, while the material of the floating gate is applied to the memory cell area. By performing another polysilicon deposition process, a material of the second conductive film is applied to the peripheral area, and a material of the control gate is applied to the memory cell area. Here, the membranes are formed by chemical vapor deposition, but of course, in other cases, they may be prepared by other methods.
도 4를 참조하면, 상기 제2도전막(30)의 일단과 타단의 영역들및 그 하부에 위치된 층간 절연막(22)의 영역을 식각하여 상기 제1도전막의 일단과 타단의 영역들(20a,20b)이 노출되도록 한 것이 보여진다. 상기 층간절연막(22)은 산화막,질화막, 및 산화막의 복층구조, 즉 O/N/O로 형성될 수 있다.Referring to FIG. 4, regions of one end and the other end of the second conductive film 30 and regions of the interlayer insulating layer 22 positioned below the portion are etched to etch regions 20a of one end and the other end of the first conductive film 30. 20b) is shown to be exposed. The interlayer insulating film 22 may be formed of an oxide film, a nitride film, and a multilayer structure of an oxide film, that is, O / N / O.
도 4의 결과물에 산화막과 같은 절연막으로 도포하고 포토레지스트를 덮어 사진공정으로 정의된 콘택 영역들을 형성한 후 콘택 플러그들(40,41,43)을 형성하면 도 5와 같은 구조가 얻어진다. 그럼에 의해, 상기 제1,2도전막의 일단이 저항입출력단을 이루게 하고 상기 제1,2도전막의 타단이 상호연결단이 되도록 하여, 상기 제1,2 도전막의 각각의 보유 저항값이 직렬연결된 하나의 합성저항 값으로 나타나게 한다.A structure as shown in FIG. 5 is obtained by forming contact plugs 40, 41, and 43 after forming contact regions defined by a photo process by coating the resultant with an insulating film such as an oxide film and covering the photoresist. As a result, one end of the first and second conductive films forms a resistance input and output terminal, and the other end of the first and second conductive films is an interconnection terminal, so that the respective holding resistance values of the first and second conductive films are connected in series. It is represented by one composite resistance value.
완성된 저항소자의 단면은 도 6에서 도시된 바와 같다. 도 6은 도 5의 일부를 2개의 절단선을 따라 각기 취한 단면을 하나의 도면으로 보인 단면도이다. 도 6을 참조하면, 제1도전막(20)의 시트저항이 100 Ω/한 이고 제2 도전막(30)의 시트 저항이 10 Ω/한이라면 본 구조의 저항을 사용함으로써 같은 영역에서 약 10퍼센트 정도 큰 저항을 형성할 수 있으며, 이는 칩 사이즈를 감소시키는데 중요한 역할을 하게 된다.The cross section of the completed resistance element is as shown in FIG. FIG. 6 is a cross-sectional view illustrating a cross-sectional view of a portion of FIG. 5 taken along two cutting lines, respectively. Referring to FIG. 6, if the sheet resistance of the first conductive film 20 is 100 Ω / han and the sheet resistance of the second conductive film 30 is 10 Ω / han, the resistance of this structure is used to obtain approximately 10 in the same area. Resistance can be as high as a percentage, which plays an important role in reducing chip size.
상기한 바와 같이, 층간 절연막을 사이에 두고 저항체가 적층된 구조를 사용하는 메모리 소자에서 저항의 패턴을 먼저 형성하고, 패턴 양쪽의 상부 저항체와 층간 절연막을 식각한 다음 절연막을 덮고, 사진공정으로 상하부의 저항을 직렬로 연결시켜 하나의 저항을 형성하는 본 발명에 따르면, 제한된 면적에서 보다 큰 저항값을 가지는 저항소자를 형성할 수 있다.As described above, in a memory device having a structure in which resistors are laminated with an interlayer insulating film interposed therebetween, a resist pattern is first formed, the upper resistor and the interlayer insulating film on both sides of the pattern are etched, and then the insulating film is covered, and the upper and lower parts are subjected to a photo process. According to the present invention in which one resistor is connected in series to form a resistor, a resistance element having a larger resistance value in a limited area can be formed.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 상기 공정들의 순서 및 막 재질 또는 형상을 변경할 수 있음은 물론이다.In the above description, the embodiments of the present invention have been described with reference to the drawings, for example. However, it will be apparent to those skilled in the art that the present invention may be variously modified or changed within the scope of the technical idea of the present invention. . For example, if the matters are different, the order of the processes and the film material or shape may be changed.
상기한 바와 같이 본 발명에 따르면, 제한된 면적에서 보다 큰 저항값을 가지는 저항소자를 형성할 수 있는 효과가 있다. 또한, 종래의 기술에 의해 제조된 저항소자의 저항 값 보다 큰 저항값을 가지는 저항소자를 반도체 메모리 셀의 제조시에 함께 형성할 수 효과가 있다.As described above, according to the present invention, there is an effect that can form a resistance element having a larger resistance value in a limited area. In addition, there is an effect that a resistance element having a resistance value larger than that of the resistance element manufactured by the prior art can be formed together in the manufacture of the semiconductor memory cell.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7402871B2 (en) | 2004-12-06 | 2008-07-22 | Samsung Electronics Co., Ltd. | Semiconductor device having resistor and method of fabricating the same |
| US7490193B2 (en) | 2005-06-13 | 2009-02-10 | Samsung Electronics Co., Ltd | Flash memory devices with MMC interfaces and methods of operating the same |
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2002
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