KR20030063027A - 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를보상하는 수신기 - Google Patents

Abstract

본 발명은 디지털 시스템(digital system)에서 칩(chip)간 통신에서 발생하는 대역폭 제한에 의해 생기는 신호간의 간섭을 보상해서 데이터와 클럭의 스큐를 보상하는 수신기에 관한 것이다. 종래에는 디지털 시스템에서의 고속 신호 전송에서 채널의 고주파 감쇠로 인하여 고주파 신호 감쇠 문제가 생긴다. 이는 신호간의 간섭을 유발하고 입력 신호의 시간 마진과 전압 마진을 감소시킨다. 이에 고속으로 데이터를 전송하는데 제약을 받는다. 본 발명은 수신단 이퀄라이징 기법을 적용하는 회로를 제공하며 그 회로를 사용한 결과로 고주파 성분 감쇠를 보상한 결과 신호를 오버샘플링하여 클럭과 데이터신호 사이의 스큐를 보상하여 고속 신호 전송을 가능하도록 한다. 따라서, 수신기 이퀄라이징 기법을 이용하여 고주파 성분의 감쇠를 보상하여 수신 신호의 시간 마진과 전압 마진을 증가시킨다. 그 결과를 오버샘플링함하여 그 결과로 적절한 클럭의 샘플 타이밍을 추출해 냄으로써 전송 채널의 고주파 신호 성분 감쇠를 극복하고 클럭과 데이터의 지연시간 차이를 극복하면서 고속 동작이 가능하다.

Description

이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기{EQUALIZING RECEIVER WITH DATA-TO-CLOCK SKEW CANCELLATION}

본 발명은 이퀄라이징(equalizing) 기법을 이용한 데이터(data)와 클럭(clock)의 스큐(skew)를 보상하는 수신기에 관한 것으로, 특히, 디지털 시스템(digital system)에서 칩(chip)간 통신에서 발생하는 대역폭 제한에 의해 생기는 신호간의 간섭을 보상해서 데이터와 클럭의 스큐를 보상하는 수신기에 관한 것이다.

디램(Dynamic Random Access Memory : DRAM)과 중앙처리장치(Central Processing Unit : CPU) 사이의 통신이나 에이직(Application Specific Integrated Circuit : ASIC)과 같은 디지털 칩간 통신에 있어, 그 통신에 따른 전송 속도는 계속 증가하고 있다.

이와 같은 전송 속도를 제한하는 요인을 보면, 회로적으로 PLL(Phase Locked Loop)/DLL의 타임 지터(time jitter), 송신기와 수신기의 공정 오차에 의한 오프셋(offset) 등이 있다. 또한, 전송채널에서는 전송채널이 고주파 신호 손실에 따른 신호간의 간섭 현상이 발생해서 신호의 크기 마진과 시간 마진의 축소가 발생하며 클럭과 전송신호나 전송신호와 전송신호 사이의 채널 소요시간의 차이에 의한 시간 스큐로 인해 수신기 회로의 셋업/홀드 시간(setup/hold time)의 확보가 어려워지는 등의 문제가 있다.

아울러, 디지털 시스템에서 여러 개의 칩이 한 도선에 연결되는 버스(bus) 구조의 전송채널에서 발생하는 대역폭 제한을 극복하면서 고속 신호 전달이 가능하게 하기 위해 고주파 신호성분을 송신기단에서 증폭시켜 보내는 송신기 이퀄라이징 기법(pre emphasis)이 많이 쓰이고 있다.

도 1은 종래의 기술에 따른 송신기 이퀄라이징 회로의 동작원리를 나타낸 도면으로, 전류방식의 신호기법을 적용하는 시스템에 쉽게 적용할 수 있다. 신호의 변화가 있을 때 마다 일정 시간동안 추가적인 전류를 흘려주게 되어 전송 신호의 고주파 성분을 증폭하여 보내줄 수 있는 방식이다.

동 도면에 있어서, 도 1a와 같은 송신기(10)로부터 신호가 로우상태에서 하이상태로 출력될 때 추가적인 전류를 보내어 도 1b와 같이 더 높은 하이가 한 신호주기동안 유지되도록 조정하고 한 주기 후에 입력 신호에 변화가 없다면 다시 낮은 하이가 되도록 한다. 신호가 하이에서 로우상태로 가게 될 때도 추가로 더 전류를 흘려 더 낮은 로우가 한 주기시간동안 유지되도록 하고 한 주기 후에 원래 로우 레벨로 가도록 한다. 따라서, 도 1c와 같이 수신기(12)는 신호의 전송채널에서의 고주파 감쇠가 보상된 신호를 받을 수 있다.

그러나, 상술한 송신기 이퀄라이징 기법은 송신 측에서 풀 스윙(full swing) 전압 방식의 신호기법을 사용하는 시스템에는 적용할 수 없다. 이는 송신 측에서 풀스윙을 함에 따라 부가적인 더 높은 하이나 더 낮은 로우를 만들수 없기 때문이다. 따라서, 풀 스윙 전압 방식의 신호기법을 사용할 때는 송신기 이퀄라이징 기법을 사용하지 않기 때문에, 채널의 대역폭의 제한이 있는 경우 고속 전송에 상당한 제약을 받는다. 상기 송신 측에서 풀 스윙 전압 방식의 신호기법을 사용하는 시스템으로는 "DDR(Double Data Rate) SDRAM" 및 "SDR SDRAM" 등이 있다.

전송 채널의 소요시간 차이로 인해 클럭과 전송신호 사이, 그리고 전송신호와 전송신호 사이에서 시간차이가 존재하게 된다. 이는 신호의 고속 전송에 제약조건으로 동작하게 된다. 수신단의 입력 회로는 올바른 동작을 위해서 확보해야 되는 셋업/홀드 시간이 존재하는데 이렇게 지연시간의 차이가 존재하면 그 시간의 확보가 힘들어지게 된다.

이에 종래에는 올바른 클럭 위치를 확보하기 위해 각 데이터 핀마다 도 2와 같이 전송신호를 오버샘플링해서 한 신호주기에 2 번 이상의 데이터를 샘플링한 후 그 정보로 정확한 샘플링 타임(sampling time)을 추출하는 기법을 사용하고 있다. 즉, 도 2에서 두 신호주기동안 3 개의 샘플 정보를 가지고 있는데 앞의 두 샘플이 같은 값이면 샘플링 클럭의 딜레이(delay)를 증가시키고 뒤의 두 샘플이 같은 값이면 클럭의 지연시간을 감소시킨다. 이에 의한 피드백 동작을 통해 데이터의 지연시간의 차이에 따라서 각 핀에 적절한 지연시간(데이터의 중간위치에 샘플링 클럭이 가도록 조정)을 가진 클럭을 만들어내게 된다.

이 오버샘플링을 통한 적절한 클럭위치 조정 방법을 사용하기 위해서는 데이터의 신호가 시간적으로 감쇠가 적은 신호가 사용되어야 되는데 채널의 고주파 성분 감쇠가 심한 경우에는 도 2에 보이는 데이터의 시간에서의 불확정 영역이 커지며 이때는 이 오버샘플링을 통한 클럭 위치 조정 방식을 사용하기 힘들게 된다. 이에 고주파 성분 감쇠가 심한 채널에서는 이 방식을 사용할 수가 없다.

상술한 디지털 시스템에서의 신호 전송은 다음과 같은 문제점을 가진다.

첫째 디지털 시스템에서의 고속 신호 전송에서 채널의 고주파 감쇠로 인하여 상기한 바와 같은 고주파 신호 감쇠 문제가 생긴다. 이는 신호간의 간섭을 유발하고 입력 신호의 시간 마진과 전압 마진을 감소시킨다. 이에 고속으로 데이터를 전송하는데 제약을 받는다.

둘째 이를 해결하기 위해서 기존에는 송신단 이퀄라이징 기법을 사용하여 고주파 신호 감쇠 성분을 보상하고 있으나 송신단에서 전압이 풀스윙을 하는 일반적인 디램이나 에이직의 경우 송신단 이퀄라이징 기법을 적용할 수 없다.

셋째 클럭과 데이터가 함께 송신단에서 수신단으로 전송되는 경우 전송 채널 사이에 지연 시간의 차이로 인해 스큐가 발생한다. 이는 데이터의 시간 마진을 감소시키게 된다.

넷째 이를 해결하기 위해 오버 샘플링 기법을 통하여 적절한 클럭 위치 찾는 방법이 사용되고 있으나 신호 감쇠에 의해 시간 불확정 영역이 큰 경우에는 적용에 문제점이 생긴다.

따라서, 본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 수신단 이퀄라이징 기법을 적용하는 회로를 제공하며 그 회로를 사용한 결과로 고주파 성분 감쇠를 보상한 결과 신호를 오버샘플링하여 클럭과 데이터신호 사이의 스큐를 보상하여 고속 신호 전송을 가능하도록 하는 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기를 제공하는 데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은, 이퀄라이징 기법을 이용하는 수신기에 있어서, 수신되는 데이터 신호를 이퀄라이징하는 이퀄라이저; 소정의 샘플링 클럭과 상기 이퀄라이저로부터 제공되는 이퀄라이징된 데이터를 비교하는 오버 샘플러; 상기 오버 샘플러로부터 제공되는 비교 결과를 분석하여 샘플링 클럭의 위치 조정을 판단하는 클럭-데이터 위상 검출기; 및 상기 클럭-데이터 위상 검출기로부터 제공되는 클럭의 위치 조정 판단에 따라 외부로부터 제공되는 클럭을 합성하여 샘플링 클럭을 만들어 상기 오버 샘플러로 제공하는 클럭 합성기를 포함하는 것을 특징으로 한다.

도 1은 종래의 기술에 따른 송신기 이퀄라이징 회로의 동작원리를 나타낸 도면,

도 2는 종래의 기술에 따른 오버샘플링을 통한 클럭과 데이터의 위치 비교 원리를 나타낸 도면,

도 3은 본 발명의 기술에 따른 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기의 일 실시예를 나타낸 블록도,

도 4는 도 3에 도시된 이퀄라이저 및 오버 샘플러의 실시예를 나타낸 도면,

도 5는 본 발명에 따른 이퀄라이징 회로의 동작 파형을 나타낸 것으로, 입력 신호와 이퀄라이징 결과 신호간의 관계를 나타낸 도면,

도 6은 본 발명에 따른 이퀄라이징 회로의 모의 실험 결과를 나타낸 도면,

도 7은 본 발명에 따른 오버 샘플링을 통한 클럭과 데이터의 위치 비교 원리를 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

20 : 이퀄라이저 22 : 오버 샘플러

24 : 클럭-데이터 위상 검출기

26 : 클럭 합성기 28, 30 : 제 1, 제 2 이퀄라이징 앰프

32, 34, 36, 38 : 제 1, 제 2, 제 3, 제 4 센스 앰프

이하, 이와 같은 본 발명의 실시 예를 다음과 같은 도면에 의하여 상세히 설명하면 다음과 같다.

도 3은 본 발명의 기술에 따른 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기의 일 실시예를 나타낸 블록도로, 이퀄라이저(20), 오버 샘플러(22), 클럭-데이터 위상 검출기(24), 및 클럭 합성기(26)로 구성된다. 이때, 고주파 성분이 감쇠된 데이터 신호와 그에 동기된 클럭신호가 외부로부터 이퀄라이저(20) 및 클럭 합성기(26)로 각기 제공된다. 예로, DDR 기법이 적용되어 데이터 신호가 1Gbps라 가정하면 500MHz의 클럭신호가 들어오게 된다.

동 도면에 있어서, 이퀄라이저(20)는 수신되는 외부 입력 데이터 신호를 이퀄라이징하여 오버 샘플러(22)로 제공한다. 이때, 데이터 신호의 고주파 성분이 증폭된다.

오버 샘플러(22)는 클럭 합성기(26)로부터 제공되는 샘플링 클럭과 이퀄라이저(20)로부터 제공되는 이퀄라이징된 데이터를 비교하여 이 비교 결과를 클럭-데이터 위상 검출기(24)로 제공한다.

클럭-데이터 위상 검출기(24)는 오버 샘플러(22)로부터 제공되는 비교 결과를 분석하여 샘플링 클럭의 위치 조정을 판단하여 클럭 합성기(26)로 알려준다.

클럭 합성기(26)는 클럭-데이터 위상 검출기(24)로부터 제공되는 클럭의 위치 조정 판단에 따라 외부로부터 제공되는 외부 입력 클럭을 합성하여 적절한 샘플링 클럭을 만들어 오버 샘플러(22)로 제공한다.

도 4a는 도 3에 도시된 이퀄라이저(20) 및 오버 샘플러(22)의 실시예를 나타낸 도면으로, 이퀄라이저(20)는 제 1, 제 2 이퀄라이징 앰프(equalizing amplifier)(28, 30)로 구성되고 오버 샘플러(22)는 제 1, 제 2, 제 3, 제 4 센스 앰프(sense amplifier)(32, 34, 36, 38)로 구성된다. 도 4b는 제 1 이퀄라이징 앰프(28)와 제 1 센스 앰프(32)의 각 실시예를 나타낸 회로도이다. 도 4b의 점선 내의 회로는 전류 조정 회로를 구성한다.

동 도면에 있어서, 오버 샘플러(22)는 이븐 브랜치(even branch) 및 오드 브랜치(odd branch)로 이루어진다. 클럭의 0도 위상에 이븐 브랜치가 동기되고 클럭의 180도 위상에 오드 브랜치가 동기되어 각기 동작한다. 이때, 각 브랜치는 입력 신호의 반주기의 동작속도를 가지고 동작을 하게 된다. 또한 오버 샘플링을 위하여 제 1, 제 2, 제 3, 제 4 센스 앰프(32, 34, 36, 38)는 90도 위상에 동기되어 동작하는 D 플립플롭을 사용한다.

상술한 각 브랜치의 결과는 다른 브랜치의 이퀄라이징 앰프의 입력에 연결되어 이퀄라이징 동작을 한다. 제 1 이퀄라이징 앰프(28)의 x(n)에는 현재 입력이 연결되고 VREF에는 현재 입력에 대한 기준 전압이 인가되며 y(n-1)에는 다른 브랜치의 판정 결과가 연결된다. 제 1, 제 2 이퀄라이징 앰프(28, 30)는 기존의 차동 증폭기에서 전류 조정 회로가 추가된 구조이며 다른 브랜치의 판정 결과에 따라 현재 입력에서 이전 입력의 성분을 제거한다.

입력신호가 고주파 대역의 감쇠가 큰 채널을 통과하여 고주파 성분이 감쇠되어 신호간의 간섭이 발생했다고 할 때 이전 입력의 판정 결과가 H가 나오게 되면 현재 입력에서는 이전 입력의 H성분이 남아있다 보고 이 남은 성분을 이퀄라이징 앰프를 통하여 제거하게 된다. 제거의 양은 M1과 M2의 비율로 결정된다. M1이 M2에 비해 3배 크다면 이전신호의 1/3만큼의 양을 현재 입력 신호에서 제거하게 된다. 이에 출력 결과에는 현재 신호에서 이전 입력의 성분을 제거한 결과가 출력되어 수신기 이퀄라이징이 수행되는 것이다. 이 이퀄라이징 결과는 전압마진, 시간 마진이 모두 개선된 형태를 가지게 된다. 이 결과를 오버 샘플러(22)에서 샘플을 하게 되고 그 결과는 다른 브랜치의 y(n-1) 입력에 연결되어 위의 동작을 반복하게 된다.

도 5는 본 발명에 따른 이퀄라이징 회로의 동작 파형을 나타낸 것으로, 입력 신호와 이퀄라이징 결과 신호간의 관계를 나타낸 도면이다. 입력 신호가 고주파 성분 감쇠로 전압 마진과 시간 마진이 감소된 신호가 들어올 때 기존의 차동 증폭기로는 전압 마진은 개선할 수 있으나 시간 마진은 개선 하지 못한 결과를 가진다.반면, 본 발명의 이퀄라이징 앰프는 전압마진과 시간 마진을 모두 개선한 결과를 가지게 된다.

도 6은 본 발명에 따른 이퀄라이징 회로의 모의 실험 결과를 나타낸 도면이다.

도 7은 본 발명에 따른 오버 샘플링을 통한 클럭과 데이터의 위치 비교 원리를 나타낸 도면이다. 기존의 경우 도 2의 경우와 같이 입력 신호를 그대로 오버 샘플링을 한 후 샘플링 클럭의 위치를 조정하였으나 본 발명에서는 도 4의 각각의 브랜치에서 따로 샘플링을 한 결과를 이용하여 클럭의 위치를 조정한다. 도 5에서 p0는 클럭 발생기의 0도 위상의 클럭, p90은 90도 위상의 클럭, p180은 180도 위상을 가진 클럭을 의미한다. 이븐 브랜치에서는 p0와 p90의 클럭에 동기되어 이퀄라이징 앰프의 오버 샘플링한 결과(y1,y1a)를 이용하고 오드 브랜치에서는 p90과 p180에서 오버 샘플링한 결과(y2a,y2)를 이용하여 이 4가지 결과를 가지고 클럭의 위치 조정에 이용한다.

y1, y1a, y2a, y2가 있을 때 앞의 3개가 같은 결과가 나올때는 샘플링 클럭의 지연시간을 증가시키게 되고 뒤의 3개가 같은 결과가 나올때는 샘플링 클럭의 지연시간을 감소시킨다. 그 외의 결과에서는 샘플링 클럭을 고정시킨다. 이 과정의 피드백 동작이 계속 반복되며 이 방법을 이용하여 입력 신호가 고주파 성분 감쇠로 인하여 시간 불확정 영역이 증가한 상태라도 이를 보상하여 적절한 샘플링 시간 즉, 입력 데이터의 가운데 부분을 찾아 갈 수 있다.

이상에서 설명한 바와 같이 본 발명은 수신단 이퀄라이징 기법을 적용하는 회로를 제공하며 그 회로를 사용한 결과로 고주파 성분 감쇠를 보상한 결과 신호를 오버샘플링하여 클럭과 데이터신호 사이의 스큐를 보상하여 고속 신호 전송을 가능하도록 한다. 따라서, 수신기 이퀄라이징 기법을 이용하여 고주파 성분의 감쇠를 보상하여 수신 신호의 시간 마진과 전압 마진을 증가시킨다. 그 결과를 오버샘플링하여 그 결과로 적절한 클럭의 샘플 타이밍을 추출해 냄으로써 전송 채널의 고주파 신호 성분 감쇠를 극복하고 클럭과 데이터의 지연시간 차이를 극복하면서 고속 동작이 가능하다.

Claims (3)

1. 이퀄라이징 기법을 이용하는 수신기에 있어서,

   수신되는 데이터 신호를 이퀄라이징하는 이퀄라이저;

   소정의 샘플링 클럭과 상기 이퀄라이저로부터 제공되는 이퀄라이징된 데이터를 비교하는 오버 샘플러;

   상기 오버 샘플러로부터 제공되는 비교 결과를 분석하여 샘플링 클럭의 위치 조정을 판단하는 클럭-데이터 위상 검출기; 및

   상기 클럭-데이터 위상 검출기로부터 제공되는 클럭의 위치 조정 판단에 따라 외부로부터 제공되는 클럭을 합성하여 샘플링 클럭을 만들어 상기 오버 샘플러로 제공하는 클럭 합성기를 포함하는 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기.
2. 제 1 항에 있어서,

   상기 이퀄라이저는 제 1, 제 2 이퀄라이징 앰프로 구성되고 상기 오버 샘플러는 제 1, 제 2, 제 3, 제 4 센스 앰프로 구성되며, 상기 이퀄라이저와 상기 오버 샘플러의 출력이 이븐 브랜치 및 오드 브랜치로 이루어지되,

   상기 이븐 브랜치는 0도 위상의 클럭과 90도 위상의 클럭에 동기되고 상기 오드 브랜치는 90도 위상의 클럭과 180도 위상의 클럭에 동기되어, 상기 제 1, 제 2 이퀄라이징 앰프의 출력을 샘플링한 후 상기 두 브랜치의 각 샘플 출력을 상기제 1, 제 2 이퀄라이징 앰프의 입력으로 제공하는 것을 특징으로 하는 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기.
3. 제 2 항에 있어서,

   상기 제 1, 제 2, 제 3, 제 4 센스 앰프의 각 출력 중 뒤의 3개가 동일할 때는 샘플링 클럭의 위치를 앞으로 이동시키고 앞의 3개가 동일할 때는 샘플링 클럭의 위치를 뒤로 이동시키는 것을 특징으로 하는 이퀄라이징 기법을 이용한 데이터와 클럭의 스큐를 보상하는 수신기.