KR20030059236A - 자기 저항성 메모리 - Google Patents

Abstract

다양한 자기 메모리 셀의 셀 어레이의 리드의 형태 ― 상기 셀 어레이는 열 및 행 리드의 행렬로 구성됨― 는 셀 어레이 평면에 있는 기록 전류의 전기장 구성요소 B_x가 교차점으로부터의 거리가 증가됨에 따라 충분히 급속히 감소하는 방식으로 상기 리드의 정사각형 단면으로부터 벗어남으로써 최적화된다.

Description

자기 저항성 메모리{MAGNETORESISTIVE MEMORY (MRAM)}

이러한 비휘발성 자기 랜덤 액세스 메모리는 가령 독일 특허 출원 198 07 361 A1 호에 개시되어 있다.

요즈음 판독 및 기록 동작을 위해 다양한 디지털 메모리가 개발되고 있는데, 이 메모리는 메모리 칩이 자기 기초(magnetic basis, MRAM)로 조밀한 패킹 밀도를 가지기 때문에 적어도 몇몇의 경우에는, 종래의 실리콘 칩을 수 년 이내로 단기에 대체할 수 있다. MRAM 개념은 서로에 대해 평행 또는 반평행(antiparallel) 방식으로 자화될 수 있는 두 개의 자화 층(magnnetized layers)을 원칙적으로 포함하는메모리 셀 내에 저장될 정보의 각각의 비트, 즉 로직 제로("0") 또는 1("1") 상태를 제공한다. 이 다수의 메모리 셀의 셀 어레이는 열 및 행 리드의 행렬로 구성된다. 이 리드들은 전도성 물질을 포함하며, 실제의 메모리 셀은 리드들의 교차점에 놓인다. 개별 메모리 셀의 자화에서의 변화를 실현하기 위해, 그 세기가 특정 임계 값을 선택적으로, 이는 다시 말하면 자유로이 어드레싱 가능한 교차점에 바로 근접에서만 가능한 한 많이 초과하는 자기장을 생성하는 것이 필요하다. 요구된 자기장은 관습적 선택 모드에 따라, 특정 교차점과 연관되고, 열 및 행 리드에 의해 생성되는 두 개의 자기장의 벡터 합에 의해서만 이루어진다.

MRAM에서의 기록 동작의 개괄적 원리는 이미 오랫동안 알려져 왔지만, 더 최근에 개발은 점진적 판독 동작을 주로 강조해 왔다. 오늘날의 개별 메모리 셀은 중간층에 의해 분리되는 적어도 두 개의 자기 층을 통상적으로 포함한다. 게다가, 개별 메모리 셀은 리드의 행렬로써 연결된다. 이 리드들은 이상에서 설명된 바와 같이 기록 동작을 위한 자기장을 생성하기 위해 작용할 뿐만 아니라, 개별 메모리 셀에 존재하는 이진 정보를 판독하기 위한 판독 전류도 도통시킨다. 메모리 셀의 자기 저장 상태는 더 이상 외부 자기 센서에 의해 결정되지 않고 적당한 측정치 즉, 메모리 셀 자체에서와 셀 자체를 통한 저항에 의해 결정된다.

요즈음 동작의 서로 다른 물리적 원리 각 경우에 기초하는 여러 서로 다른 자기 저항성 효과에 관심이 기울여지고 있다. 실제로, 자화 방향을 평행에서 반평행(from parallel to antiparallel)으로 그리고 반평행에서 평행으로 변경하는 문맥에서 포함되는 것은 예를 들면 거대한 자기 저항성 효과(GMR) 또는 터널 자기 저항성 효과(tunneling magnetoresistance effect, TMR이라는 다른 약칭도 일반적)에 의해 몇 퍼센트의 영역에서 저항의 큰 변화의 실현이다.

종래의 반도체 메모리에 비해 이 MRAM의 일반적 이로운 점은 정보의 영구 저장에 있어서, 결과적으로 메모리 셀이 사용되는 디바이스가 스위칭 오프되고 다시 스위칭 온된 후 저장된 정보는 바로 이용 가능하다. 게다가, 실리콘 칩에서의 에너지 확장 리프레쉬 싸이클도 제거될 수 있다. 예를 들어 노트북에서 상기 "리프레쉬"는 크고 무거운 재충전 가능한 배터리의 사용을 필요로 한다.

이러한 MRAM의 경우에 문제가 되는 것은 메모리 외부 또는 인접 셀로부터의 자기 누설 필드가 충분한 크기를 갖는다면 메모리 내용에서 에러를 야기할 수 있다는 것이다. 자기장이 어렵게만 국부화될 수 있기 때문에 특히, 높은 패킹 밀도, 즉, 리드 또는 메모리 셀이 같이 근접하게 놓이는 경우에는 자기 상태인 인접 셀의 메모리 내용이 변경될 위험이 있다.

그러므로, 도입부에서 언급된 독일 특허 출원 198 07 361 A1 호는 고투과성을 갖는 물질로 이루어지며, 코팅된 메모리 셀로부터 외부 자기 누설 필드를 차폐하고, 이에 더하여 이 메모리 셀 상으로, 각각의 메모리 셀에서 기록 전류에 의해 생성되는 자기장을 집중시켜서 기록을 위해 충분한 전체 자기장을 생성하는데 더 낮은 전류 세기가 요구되게 하는 차폐 층을 제안하였다.

본 발명은 다수의 자기 메모리 셀을 구비하는 자기 저항성 메모리(magnetoresistive memory, MRAM)에 관한 것으로서, 자기 메모리 셀은 행과 열 리드의 행렬로 구성되는 셀 어레이의 교차점에 배치되어 상기 리드에 접속하며, 판독 및 기록 전류를 도통하기 위해 제공되는데, 기록 동작의 이벤트의 경우, 각각의 리드에서 기록 전류에 의해 생성되는 자기장은 임의의 교차점에서 합산되어 거기서 메모리 셀의 자화가 역으로 되게 한다.

본 발명은 도면을 참조하여 대표적인 실시예를 이용하여 이하에서 더 상세히 설명되는데,

도 1은 본 발명에 따른 MRAM 행렬부의 간략화된 예의 비스듬한 평면도,

도 2는 좌표 시스템으로 나타내는 자기장에 대한 계산 원리,

도 3은 종래 기술에 따른 MRAM과 이상화된 프로파일에 따른 MRAM에 대한 리드의 중심으로부터의 거리 x의 함수로서 자기장 세기의 프로파일,

도 4는 종래 기술에 따른 MRAM과 본 발명에 따른 두 개의 실시예에 따른 MRAM에 대한 리드의 중심으로부터의 거리 x의 함수로서 자기장 세기의 프로파일,

도 5는 본 발명에 따른 MRAM의 두 개의 다른 실시예에 대한 자기장 세기의 프로파일인 도 4의 이상적 실시예를 도시한다.

발명의 개요

본 발명의 목적은 제조 시퀀스에서의 복잡한 중재 없이 각각의 메모리 셀에서 제어된 즉, 더 큰 자기장의 국부화를 이루어서 더 높은 선택도로 어드레싱될 수 있는 방식으로 도입부에서 언급된 타입의 자기 저항성 메모리(MRAM)를 구성하는 것이다. 게다가 그 목적은 상대적으로 낮은 전류 세기를 가지고 가능한 한 멀리까지 자기장을 생성할 수 있는 것이다.

이 목적은 도입부에서 언급된 타입의 자기 저항성 메모리(MRAM)의 경우, 셀 어레이 평면에 존재하는 자기장 요소 B_x가 교차점의 거리가 증가됨에 따라 충분히 급속히 감소하는 방식으로, 리드의 형태가 그 정사각형 단면으로부터 벗어남으로써 최적화된다는 사실에 의해 본 발명에 따라 달성된다.

MRAM의 형성을 위하여 대략적으로 정사각형 단면을 갖는 리드를 사용하는 것이 지금까지 기초로 여겨져왔기 때문에 본 발명은 이제 리드의 형태를 최적화하며 또한 동시에, 요구된 임계 값 세기 및 자기장의 선택도에 관해 요구된 전류 세기를 최적화할 가능성을 가져옮으로써 지금까지의 시초보다는 더 넓게 국부화되는 자기장을 생성하는 개념에 기초한다.

본 발명에 따르면, 박막 기술 및 광학 리소그래피에 의해서 관례적 웨이퍼 상에 새로운 메모리 구조, 가령 판독 및 기록 동작을 제어하는 MRAM 칩 상에 그 자체로 알려져 있는 CMOS 회로가 집적될 수 있다. 따라서, 메모리 셀의 리드는 2번째 배선 평면과 마지막 배선 평면 사이에 배치되는 Cu로 이루어지는 특별한 상호 접속부에 의해 구현된다. 상호 접속부 시스템의 나머지와의 호환성에 관해서 그리고 간단한 생산 또는 높은 전류 전달 캐패시티와 같은 특성을 고려하면 실제로 (대략적으로) 정사각형 상호 접속부 단면이 적당하지만 본 발명에 따라 충분히 크게 확장되어 납작해진 사각형 단면 방향의 리드로 시작한다.

본 발명에 따른 MRAM의 특히 유리한 진보는 극도로 납작한 단면을 갖는 리드를 사용해서, 동시에 더 높은 선택도 및 더 낮은 스위칭 전류를 가져오는 것에 있다. 이는 최종적으로 더 작은 드라이브 회로, 즉 더 작은 칩 영역, 더 작은 전자 이동(electromigration) 및 더 낮은 전력 소모를 가능하게 한다.

도 1은 3×3 메모리 셀(1,2)을 포함하는 장치를 도시하는데, 메모리 셀은 워드 라인이라고도 불리는 세 개의 행 리드(row leads)(3)와, 비트 라인이라고도 불리는 (간료성을 위해 두 개의 리드만 도시되는) 연관된 열 리드(column leads)(4)에 의해 연결된다. 개개의 메모리 셀(1,2)은 가령, 상위 소프트 자기 레이어(5)로부터 하위 하드(hard) 자기 레이어(6) 그리고 사이에 놓인 터널 산화물, 가령 Al₂O₃인 각 경우로 구성될 수 있다. 가장 앞 열의 두 개의 하위 메모리 셀에서의 화살표는 이 두 개의 메모리 셀의 로직 상태 "1" 및 "0"을 그 평행 또는 반평행 자화로나타낸다.

본 발명에 따른 리드 형태 최적화는 단면 형태에 의존하는 방식으로의 연관된 자기장의 계산에 기초한다. 먼저, 전류가 흐르는 도체(이상적으로 얇으며 무한 길이)의 자기장이 계산되는데, 이는 정해지는 것이 비교적 간단하다. 리드의 중심점으로부터의 거리 R에서의 자기장의 크기 B에 대해 다음 B=cI/R은 참을 유지하는데, 여기서 I는 전류이고, C는 상수이다. 자기장 벡터의 방향은 소위 "오른손" 법칙을 사용하여 결정될 수 있다.

도 2에서 도시되는 좌표 시스템에 따라, 전류가 종이 평면으로부터 관찰자에게 수직으로 나오도록 z 방향이 선택된다. X축이 리드의 위 쪽에서 옆으로 나아간다고 상상할 수 있다. MRAM 메모리 셀의 자화 상태에 대해, 거의 배타적으로 셀 어레이 또는 웨이퍼 평면에서의, 즉 이 경우에는 x 방향의 자기장 구성요소가 이제얇은 자기 층 상에서 (소자(demagnetization) 계수 때문에) 중요하다. 그 후, 자기장 구성요소를 위한 등식 B_x가 도 2에서 수립될 수 있으며 실질적으로 확장된 (비이상화) 도체에 대해서도 계산된다. ((대략적으로 0.25㎛×025㎛인) 정사각형 단면을 갖는 실제 도체를 5×5의 "이상적" 도체로 분할하는 것이 도 3에 도시되는데, 바닥에서 모든 개별 자기장 구성요소 B_x에 관해 계산하여 평균이 나오게하는 것이 필요하다.)

크기 0.25㎛×025㎛를 갖는 알고 있는 정사각형 리드의 예를 사용하여, 도 3은 자기장 구성요소 B_x의 프로파일의 연관된 실제 곡선(8)을 도시한다(가정: I=2.5mA, y=10nm). 보이는 바와 같이, 고려되는 가령 x=+/-0.25㎛에서의 즉, 인접 리드에 대한 중간 영역에서의 리드 외부에도, 실제 곡선(8)의 프로파일에 따라 거리 x가 더 증가함에 따라 비례하여 서서히 0을 향해 떨어지는 대략 4Oe의 누설 필드(9)가 있다. 임의의 사건에서 중요한 것은 리드 바로 위의 자기장 구성요소 B_x가 스위칭 값보다 더 큰 값에 도달한다는 것이다. 이 값은 가령 터널 요소의 자기 이력 현상 곡선에서 결정될 수 있다. 게다가, 리드 옆의 즉, 이미 교차점 주위에 바로 주변의 자기장 구성요소 B_x는 가능한한 작은 스위칭 임계보다 상당히 아래인 값을 가져야 한다. 이는 도 3에서 도시되는 자기장 구성요소 B_x의 측면에서 수직으로 떨어지는 이상적 곡선(10)이 된다.

그 계산은 도 4에서 도시되는 바와 같이 자기장 구성요소 B_x에서 가능한 가장 가파른 경사가 단면적으로 정사각형인 도체에 대해서는 최적으로 수행되지 않지만, 두께가 납작해지는 리드 단면에 대해서는 더욱 더 잘 수행된다는 것을 이제 보인다. 도 4는 특히 도체 단면이 상당히 감소한(사각형 단면은 그것의 높이에 비해 적어도 세 배 더 큰 폭을 가짐) 극도로 납작한 리드(20)에 대응하는 곡선(11)을 도시한다. 그러나, 도 4에서 도시된 바와 같이 정사각형 단면(13)에 비해(연관된 곡선(14) 비교) x 방향으로 더 큰 자기장 구성요소가 생성되어서 더 낮은 스위칭 전류가 사용될 수 있게 된다. 도시되는 중간 단면에 대응하는 곡선(11) 및 중간 곡선의 생성된 경사는 알고 있는 정사각형 단면의 경우보다 훨씬 가파른 프로파일(곡선(14))을 가져서 더 우수한 선택도 그리고 동시에 더 낮은 스위칭 전류가 획득되게 된다.

자기장 구성요소 B_x에 관한 모든 고려사항들은 개별 리드(3 또는 4)에 먼저 적용하지만, 두 개 이상의 기록 라인을 갖는 구성에도 적당하다면 두 개의 자기장의 벡터 추가까지 쉽게 확장될 수 있다.

도 5는 납작하며 추가적으로 경사진 리드 단면 또는 사다리꼴(trapezoidal) 리드 단면에 대한 곡선 계산의 결과를 도시한다. 사다리꼴 단면(15)에 대한 결과(곡선 (16))는 단지 근소하게 낮아진 선택도와 함께 더 낮은 스위칭 전류의 연관을 도시한다. 경사진 단면(17)의 경우에서의 결과(곡선(18))는 더 높은 스위칭 전류와 함께 매우 근소하게 향상된 선택도이다. 도 5의 예시에서 분명히 도시되는 곡선(19)은 도 5에서의 단면(20) 또는 도 4에서의 중간 단면에 대응한다. 도 4에서의 중간 곡선에 대해서 곡선(19)의 진폭의 차이는 도 5에서 2.5mA의 더 높은 전류 세기에 기인하며, 더 많이 변형된 단면(15,17)을 위해 비교의 기준으로서 선택된다.

Claims (5)

1. 자기 저항성 메모리(magnetoresistive memory, MRAM)에 있어서, 열 및 행 리드(3,4)의 행렬로 구성되는 셀 어레이의 교차점에 배치되고, 상기 리드(3,4)에 접속되며, 판독 및 기록 전류를 도통시키기 위해 제공되는 다수의 자기 메모리 셀(1,2)을 구비하되,

   기록 동작의 경우에, 각각의 리드(3,4)에서 기록 전류에 의해 생성되는 자기장이 임의의 교차점에서 합산되어서, 거기서 메모리 셀(1,2)의 자화를 역으로 되게 하고,

   상기 리드(3,4)의 형태는 셀 어레이 평면에 존재하는 자기장 구성요소 B_x가 상기 교차점으로부터의 거리가 증가함에 따라 충분히 급속히 감소하는 방식으로 그 정사각형 단면(13)으로부터 벗어남으로써 최적화되는 것

   을 특징으로 하는 자기 저항성 메모리.
2. 제 1 항에 있어서,

   상기 리드(3,4)는 납작한 사각형 형태의 단면(12)을 갖는 것을 특징으로 하는 자기 저항성 메모리.
3. 제 2 항에 있어서,

   상기 사각형은 그 높이에 비해 적어도 세 배 더 큰 폭을 갖는 것을 특징으로 하는 자기 저항성 메모리.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 리드(3,4)는 측면으로 경사진 사각형 형태의 단면(15,17)을 갖는 것을 특징으로 하는 자기 저항성 메모리.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 MRAM은 판독 및 기록 전류를 생성하기 위한 회로가 통합되는 반도체 기판 상에 위치하며, 상기 리드(3,4)는 상기 회로의 상호 접속 시스템 내부에 통합되는 것을 특징으로 하는

   자기 저항성 메모리.