KR20030057903A - Method of forming a silicide layer selectively in a semiconductor device - Google Patents
Method of forming a silicide layer selectively in a semiconductor device Download PDFInfo
- Publication number
- KR20030057903A KR20030057903A KR1020010088006A KR20010088006A KR20030057903A KR 20030057903 A KR20030057903 A KR 20030057903A KR 1020010088006 A KR1020010088006 A KR 1020010088006A KR 20010088006 A KR20010088006 A KR 20010088006A KR 20030057903 A KR20030057903 A KR 20030057903A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- silicide
- region
- forming
- drain
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 74
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000002265 prevention Effects 0.000 claims description 25
- 230000002093 peripheral effect Effects 0.000 abstract description 22
- 238000005530 etching Methods 0.000 abstract description 13
- 230000008021 deposition Effects 0.000 abstract description 4
- 239000007791 liquid phase Substances 0.000 abstract description 2
- 239000010936 titanium Substances 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 12
- 239000007769 metal material Substances 0.000 description 10
- 229910052719 titanium Inorganic materials 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910008484 TiSi Inorganic materials 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910019044 CoSix Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- -1 cobalt nitride Chemical class 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
본 발명은 반도체 소자의 선택적 실리사이드층 형성 방법에 관한 것으로, 특히 셀 영역의 트랜지스터에는 실리사이드층을 형성하고, I/O(Input/Output) 영역이나 ESD(ElectroStatic Discharge) 트랜지스터가 형성되는 영역에는 실리사이드층을 형성하지 않는 반도체 소자의 선택적 실리사이드층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a selective silicide layer of a semiconductor device, and in particular, a silicide layer is formed in a transistor in a cell region, and a silicide layer is formed in an region in which an input / output (I / O) region or an electrostatic discharge (ESD) transistor is formed. It relates to a method for forming a selective silicide layer of a semiconductor device that does not form a.
반도체 소자가 고집적화 됨에 따라 채널 길이(Channel length)는 급격히 줄어들고, 이에 따라서 MOSFET를 구동하는데 있어서 가장 큰 저항을 차지하는 채널 저항이 감소하여 MOSFET의 전류 구동능력이 증가하게 된다.As the semiconductor devices are highly integrated, the channel length is drastically reduced. Accordingly, the channel resistance, which occupies the largest resistance in driving the MOSFET, decreases, thereby increasing the current driving capability of the MOSFET.
하지만, 반도체 소자가 고집적화되고, 채널 길이가 감소함에 따라 기생 저항이 증가하여 소자의 전기적 특성을 저하시킨다. 따라서, 이러한 기생 저항을 감소시키기 위하여 게이트와 소오스/드레인 상부에 실리사이드층을 형성한다. 소오스/드레인 상부에 형성된 실리사이드층은 플러그와 소오스/드레인간의 접촉 저항을 감소시키고, 게이트 상부의 실리사이드층은 게이트 딜레이(Gate delay)를 감소시켜 억세스 시간(Access time)을 향상시킨다.However, as semiconductor devices become highly integrated and channel lengths decrease, parasitic resistance increases to degrade the electrical characteristics of the device. Thus, a silicide layer is formed on the gate and the source / drain to reduce the parasitic resistance. The silicide layer formed on the top of the source / drain reduces the contact resistance between the plug and the source / drain, and the silicide layer on the gate reduces the gate delay to improve the access time.
실제 논리 소자(Logic device)에 있어서, 셀 영역에서는 소자의 전기적 특성을 향상시키기 위하여 실리사이드층을 형성하지만, 셀 영역으로 인가되는 전압보다 높은 전압이 인가되는 I/O 영역과 ESD 트랜지스터 영역과 같은 주변 소자 영역에서는 정전기에 대한 저항을 높이기 위하여 실리사이드층을 형성하지 않는다.In a real logic device, in the cell region, a silicide layer is formed to improve the electrical characteristics of the device, but the peripheral area such as an I / O region and an ESD transistor region to which a voltage higher than the voltage applied to the cell region is applied. In the device region, the silicide layer is not formed to increase resistance to static electricity.
일반적으로, 트랜지스터는 증착 공정, 식각 공정 및 이온 주입 공정이 셀 영역과 주변 소자 영역에 같이 적용되어 트랜지스터가 동시에 형성된다. 이때, 셀 영역에만 실리사이드층을 형성하기 위하여, 주변 소자 영역에는 실리사이드 방지막이 형성된다.In general, in the transistor, a deposition process, an etching process, and an ion implantation process are applied together in the cell region and the peripheral device region to form the transistor at the same time. At this time, in order to form the silicide layer only in the cell region, a silicide prevention layer is formed in the peripheral device region.
이하, 도 1a 내지 도 1f를 참조하여 종래 기술에 따른 반도체 소자의 선택적 실리사이드층 형성 방법을 설명하면 다음과 같다.Hereinafter, a method of forming a selective silicide layer of a semiconductor device according to the prior art will be described with reference to FIGS. 1A to 1F.
도 1a를 참조하면, 주변 소자 영역과 셀 영역으로 나뉘어진 반도체 기판(11)의 소정 영역에 소자 분리막(12)을 형성한 후 전체 상부에 소정의 패턴으로 게이트 산화막(13) 및 폴리실리콘층(14)을 형성한다.Referring to FIG. 1A, after forming an isolation layer 12 in a predetermined region of a semiconductor substrate 11 divided into a peripheral element region and a cell region, the gate oxide layer 13 and the polysilicon layer ( 14).
도 1b를 참조하면, 주변 소자 영역과 셀 영역에 소정의 패턴으로 형성된 폴리실리콘층(14)의 양측에 LDD 구조의 소오스/드레인을 형성하기 위한 LDD 이온주입층(15a)을 각각 형성한다.Referring to FIG. 1B, LDD ion implantation layers 15a for forming a source / drain of LDD structures are formed on both sides of the polysilicon layer 14 formed in a predetermined pattern in the peripheral device region and the cell region, respectively.
도 1c를 참조하면, 폴리실리콘층(14)의 측벽에 게이트 스페이서(16)를 형성한 후 고농도 이온주입 공정으로 게이트 스페이서(16)의 양측에 고농도 이온주입층(15b)을 형성한다. 이로써, LDD 이온주입층(15a) 및 고농도 이온주입층(15b)으로 이루어진 소오스/드레인(15)이 형성된다.Referring to FIG. 1C, after forming the gate spacer 16 on the sidewall of the polysilicon layer 14, a high concentration ion implantation layer 15b is formed on both sides of the gate spacer 16 by a high concentration ion implantation process. As a result, the source / drain 15 formed of the LDD ion implantation layer 15a and the high concentration ion implantation layer 15b is formed.
도 1d를 참조하면, 전체 상부에 실리사이드 방지막(17)을 형성한 후 주변 소자 영역 상부에 포토레지스트 패턴(18)을 형성하여 셀 영역만을 개방시킨다.Referring to FIG. 1D, after the silicide prevention layer 17 is formed over the entire surface, the photoresist pattern 18 is formed over the peripheral device region to open only the cell region.
실리사이드 방지막(17)은 산화막이나 질화막으로 이루어지며, 600 내지 800℃의 퍼니스에서 형성된다.The silicide prevention film 17 consists of an oxide film or a nitride film, and is formed in a furnace at 600 to 800 ° C.
도 1e를 참조하면, 셀 영역에 노출된 실리사이드 방지막(17)을 제거한 후 포토레지스트 패턴을 제거한다. 이로써, 주변 소자 영역의 폴리실리콘층(14) 및 소오스/드레인(15)은 실리사이드 방지막(17)에 의해 노출되지 않으며, 셀 영역의 폴리실리콘층(14) 및 소오스/드레인(15)만이 노출된다.Referring to FIG. 1E, after removing the silicide prevention layer 17 exposed in the cell region, the photoresist pattern is removed. As a result, the polysilicon layer 14 and the source / drain 15 of the peripheral device region are not exposed by the silicide prevention layer 17, and only the polysilicon layer 14 and the source / drain 15 of the cell region are exposed. .
이때, 셀 영역의 실리사이드 방지막(17)은 CF4/CHF3/Ar 화학제를 이용한 건식 식각으로 제거되며, 실리사이드 방지막(17)을 완전히 제거하기 위하여 폴리실리콘층(14)이나 소오스/드레인(15) 표면의 식각 손상의 최소화할 수 있는 범위에서 과도 식각을 실시한다. 한편, 포토레지스트 패턴은 산소 플라즈마에 의해 제거된다.In this case, the silicide prevention layer 17 of the cell region is removed by dry etching using a CF 4 / CHF 3 / Ar chemical, and the polysilicon layer 14 or the source / drain 15 may be removed to completely remove the silicide prevention layer 17. ) Excessive etching is performed to the extent that surface etching damage can be minimized. On the other hand, the photoresist pattern is removed by the oxygen plasma.
도 1f를 참조하면, 셀 영역의 노출된 폴리실리콘층(14) 및 소오스/드레인(15) 상부에 실리사이드층(19)을 형성한다.Referring to FIG. 1F, a silicide layer 19 is formed over the exposed polysilicon layer 14 and the source / drain 15 in the cell region.
실리사이드층(19)은 전체 상부에 금속 물질로 코발트나 티타늄을 증착하는 단계와, 1차 열처리를 실시하는 단계와, 미반응 금속 물질을 제거하는 단계와, 2차 열처리를 실시하는 단계를 통해 형성된다.The silicide layer 19 is formed by depositing cobalt or titanium with a metal material on the whole, performing a first heat treatment, removing an unreacted metal material, and performing a second heat treatment. do.
상기에서, 금속 물질은 전체 상부에 증착되지만, 주변 소자 영역에서는 금속 물질이 실리사이드 방지막(17) 상부에 증착되므로, 1차 열처리 시 폴리실리콘층(14)이나 소오스/드레인(15)과 반응하지 않고, 미반응 금속 물질 제거 단계에서 모두 제거된다.In the above, the metal material is deposited on the whole, but in the peripheral device region, since the metal material is deposited on the silicide prevention layer 17, the metal material does not react with the polysilicon layer 14 or the source / drain 15 during the first heat treatment. In this case, all of the unreacted metals are removed.
따라서, 실리사이드층(19)은 실리사이드 방지막이 형성되지 않은 셀 영역의 폴리실리콘층(14) 및 소오스/드레인(15) 상부에만 형성된다.Therefore, the silicide layer 19 is formed only on the polysilicon layer 14 and the source / drain 15 in the cell region where the silicide prevention layer is not formed.
상기에서와 같이, 셀 영역에만 실리사이드층(19)을 형성하는 반도체 소자의 선택적 실리사이드층 형성 방법은 다음과 같은 문제점이 있다.As described above, the selective silicide layer formation method of the semiconductor device in which the silicide layer 19 is formed only in the cell region has the following problems.
첫째, 실리사이드 방지막이 고온에서 형성되므로 열부담(Thermal budget)에 의하여 소자의 전기적 특성이 저하된다.First, since the silicide prevention layer is formed at a high temperature, the electrical characteristics of the device are degraded due to the thermal budget.
둘째, 셀 영역의 실리사이드 방지막을 제거하는 과정에서 셀 영역의 폴리실리콘층 및 소오스/드레인에 식각 손상이 발생될 수 있으며, 특히 과도 식각에 의해 반도체 기판의 표면에 식각 손상이 발생되어 누설 전류 특성이 저하된다.Second, in the process of removing the silicide barrier layer of the cell region, etching damage may occur on the polysilicon layer and the source / drain of the cell region, and in particular, the etching damage may occur on the surface of the semiconductor substrate due to excessive etching, resulting in leakage current characteristics. Degrades.
셋째, 실리사이드 방지막의 식각 공정에서 사용되는 CF4/CHF3/Ar 화학제의 탄소 성분이 실리콘 성분과 반응하여 폴리실리콘층 및 소오스/드레인의 표면에 제거하기 어려운 SiC가 형성되어 접촉 저항을 증가시킨다.Third, the carbon component of the CF 4 / CHF 3 / Ar chemical used in the etching process of the silicide prevention layer reacts with the silicon component to form SiC that is difficult to remove on the surface of the polysilicon layer and the source / drain, thereby increasing the contact resistance. .
넷째, 실리사이드 방지막을 식각한 후에는 폴리머를 제거하기 위한 세정 공정이 실시되어야 한다.Fourth, after etching the silicide prevention film, a cleaning process for removing the polymer should be performed.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 포토레지스트 패턴으로 주변 소자 영역만을 개방시킨 후 상온에서 실리콘층 상부에만 절연막을 선택적으로 형성시키는 LPD법으로 주변 소자 영역의 폴리실리콘층 및 소오스/드레인 상부에 실리사이드층 방지막을 형성한 후 샐리사이드 공정으로 셀 영역의 폴리실리콘층 및 소오스/드레인 상부에만 실리사이드층을 형성함으로써, 실리사이드 방지막 형성 공정에 의해 열부담이 증가하는 것을 방지하고, 실리사이드 방지막을 패터닝하는 식각 공정이 생략되어 폴리실리콘층 및 소오스/드레인에 식각 손상이나 폴리머가 발생되는 것을 방지하므로 공정의 단계를 줄임과 동시에 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 선택적 실리사이드층 형성 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the polysilicon layer and the source / drain top of the peripheral device region are formed by an LPD method in which only the peripheral device region is opened with a photoresist pattern and then the insulating film is selectively formed only on the silicon layer at room temperature. After forming the silicide layer prevention film in the film, a silicide layer is formed only on the polysilicon layer and the source / drain top of the cell region by the salicide process, thereby preventing an increase in heat burden by the silicide prevention film forming process and patterning the silicide prevention film. By eliminating the etching process, the polysilicon layer and the source / drain prevent etch damage or polymers, thereby forming a selective silicide layer of a semiconductor device that can reduce process steps and improve process reliability and device electrical characteristics. To provide a way that Never.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 선택적 실리사이드층 형성 방법을 설명하기 위한 소자의 단면도.1A to 1F are cross-sectional views of a device for explaining a method of forming a selective silicide layer of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 선택적 실리사이드층 형성 방법을 설명하기 위한 소자의 단면도.2A to 2E are cross-sectional views of a device for explaining a method of forming a selective silicide layer of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21 : 반도체 기판12, 22 : 소자 분리막11, 21: semiconductor substrate 12, 22: device isolation film
13, 23 : 게이트 산화막14, 24 : 폴리실리콘층13, 23: gate oxide film 14, 24: polysilicon layer
15a, 25a : LDD 이온주입층15b, 25b : 고농도 이온주입층15a, 25a: LDD ion implantation layer 15b, 25b: high concentration ion implantation layer
15, 25 : 소오스/드레인16, 26 : 게이트 스페이서15, 25: source / drain 16, 26: gate spacer
17, 28 : 실리사이드 방지막18, 27 : 포토레지스트 패턴17, 28: silicide prevention film 18, 27: photoresist pattern
19, 29 : 실리사이드층19, 29: silicide layer
본 발명에 따른 반도체 소자의 선택적 실리사이드층 형성 방법은 주변 소자 영역에 실리사이드 방지막을 형성하여 셀 영역에만 실리사이드층을 형성하는 반도체 소자의 선택적 실리사이드층 형성 방법에 있어서, 실리사이드 방지막은 포토레지스트 패턴으로 주변 소자 영역만을 개방시킨 상태에서 LPD법으로 형성되는 것을 특징으로 한다.In the method of forming a selective silicide layer of a semiconductor device according to the present invention, in the method of forming a selective silicide layer of a semiconductor device in which a silicide layer is formed in a peripheral device region to form a silicide layer only in a cell region, the silicide prevention layer is a peripheral device in a photoresist pattern. It is characterized in that it is formed by the LPD method with only the region opened.
본 발명의 다른 실시예에 따른 반도체 소자의 선택적 실리사이드층 형성 방법은 폴리실리콘층 및 소오스/드레인을 포함한 접합부가 형성되고, 실리사이드층을 형성할 제 1 영역과 실리사이드층을 형성하지 않을 제 2 영역으로 나뉘어진 반도체 기판이 제공되는 단계와, 포토레지스트 패턴을 형성하여 제 2 영역만을 개방시키는 단계와, LPD법으로 제 2 영역의 폴리실리콘층 및 접합부의 상부에 실리사이드 방지막을 형성하는 단계와, 포토레지스트 패턴을 제거한 후 제 1 영역의 폴리실리콘층및 접합부 상부에 실리사이드층을 형성하는 단계로 이루어지는 것을 특징으로 한다.In the method of forming a selective silicide layer of a semiconductor device according to another embodiment of the present invention, a junction including a polysilicon layer and a source / drain is formed, and a first region to form a silicide layer and a second region not to form a silicide layer. Providing a divided semiconductor substrate, forming a photoresist pattern to open only the second region, forming a silicide prevention film on top of the polysilicon layer and the junction of the second region by LPD method, and photoresist After removing the pattern is characterized in that the step of forming a silicide layer on the polysilicon layer and the junction portion of the first region.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 선택적 실리사이드층 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of devices for explaining a method of forming a selective silicide layer of a semiconductor device according to the present invention.
도 2a 내지 도 2c에 도시된 공정은 종래의 도 1a 내지 도 1c에 도시된 공정과 동일하므로 생략하기로 한다.The process shown in FIGS. 2A to 2C is the same as the process shown in FIGS. 1A to 1C according to the related art and will be omitted.
도 2d를 참조하면, 셀 영역 상부에 포토레지스트 패턴(27)을 형성하여 주변 소자 영역만을 개방시킨 후 LPD법으로 주변 소자 영역의 폴리실리콘층(24) 및 소오스/드레인(25) 상부에 1000 내지 1500Å의 두께로 실리사이드 방지막(28)을 형성한다.Referring to FIG. 2D, the photoresist pattern 27 is formed on the cell region to open only the peripheral element region, and then 1000 to the polysilicon layer 24 and the source / drain 25 on the peripheral element region by LPD. The silicide prevention film 28 is formed to a thickness of 1500 kPa.
LPD(Liquid Phase Deposition)법은 상온에서 과포화된 Hydrofluosilicic Acid(H2SiF6) 수용액에 Boric Acid(H3BO3)가 첨가된 혼합 수용액에 반도체 기판을 담궈서 실리콘과 옥사이드를 포함한 절연막의 상부에만 FSG(Fluorinate Silica Glass; SiOF)를 선택적으로 성장시키는 방법이다.Liquid Phase Deposition (LPD) method immerses a semiconductor substrate in a mixed aqueous solution in which Boric Acid (H 3 BO 3 ) is added to a supersaturated aqueous solution of Hydrofluosilicic Acid (H 2 SiF 6 ) at room temperature. (Fluorinate Silica Glass; SiOF) is a method for selectively growing.
따라서, 포토레지스트 패턴(27)에 의해 주변 소자 영역만이 개방된 상태에서 혼합 수용액에 반도체 기판(21)을 담그면 폴리실리콘층(24) 및 소오스/드레인(25)상부에만 FSG막이 형성되며, 이로써 FSG막으로 이루어진 실리사이드 방지막(28)이 주변 소자 영역의 폴리실리콘층(24) 및 소오스/드레인(25) 상부에만 형성된다.Therefore, when the semiconductor substrate 21 is immersed in the mixed aqueous solution in a state in which only the peripheral element region is opened by the photoresist pattern 27, the FSG film is formed only on the polysilicon layer 24 and the source / drain 25. The silicide prevention layer 28 made of the FSG film is formed only on the polysilicon layer 24 and the source / drain 25 in the peripheral element region.
도 2e를 참조하면, 포토레지스트 패턴을 제거한 후 셀 영역의 노출된 폴리실리콘층(24) 및 소오스/드레인(25) 상부에 실리사이드층(29)을 형성한다.Referring to FIG. 2E, after removing the photoresist pattern, the silicide layer 29 is formed on the exposed polysilicon layer 24 and the source / drain 25 in the cell region.
실리사이드층(29)은 전체 상부에 금속 물질로 코발트나 티타늄을 증착하는 단계와, 1차 열처리를 실시하는 단계와, 미반응 금속 물질을 제거하는 단계와, 2차 열처리를 실시하는 단계를 통해 형성된다.The silicide layer 29 is formed by depositing cobalt or titanium with a metal material on the whole, performing a first heat treatment, removing an unreacted metal material, and performing a second heat treatment. do.
여기서, 티타늄을 이용하여 실리사이드층(29)을 형성하는 방법을 설명하면 다음과 같다. 먼저, 전체 상부에 물리기상 증착법(Physical Mechanical Deposition; PVD)으로 티타늄을 200 내지 400Å의 두께로 형성한 후 1차 열처리로써 질소 분위기에서 650 내지 750℃의 온도로 급속 열처리(Rapid Thermal Anneal; RTA)를 실시하여 실리콘(Si)과 티타늄(Ti)을 반응시킨다. 1차 열처리에 의해 실리콘과 티타늄이 반응을 하여 준안정상인 C49TiSi2가 형성되며, 티타늄막 표면에서는 티탸늄과 질소(N)가 반응하여 TiN이 형성된다. 이후 NH4OH, H2O2및 H2O가 약 1:5:50의 비율로 혼합된 SC1 용액으로 실리콘과 반응하지 않은 티타늄 성분과 TiSi2표면의 TiN을 제거하고, 800 내지 850Å의 고온에서 2차 열처리를 실시하여 안정한 상인 C54TiSi2를 형성한다. 이로써, C54TiSi2로 이루어진 실리사이드층이 형성된다.Here, a method of forming the silicide layer 29 using titanium will be described. First, titanium is formed to a thickness of 200 to 400 mm by physical mechanical deposition (PVD) on the entire upper part, and then rapid thermal annealing at a temperature of 650 to 750 ° C. in a nitrogen atmosphere as a primary heat treatment. To react the silicon (Si) and titanium (Ti). Silicon and titanium react by the first heat treatment to form a metastable C 49 TiSi 2 , and titanium and nitrogen (N) react to form TiN on the surface of the titanium film. Afterwards, NH 4 OH, H 2 O 2 and H 2 O were mixed at a ratio of about 1: 5: 50 to remove TiN, which was not reacted with silicon, and TiN on the surface of TiSi 2 with a high temperature of 800 to 850 Pa. The secondary heat treatment is performed at to form C 54 TiSi 2 , which is a stable phase. As a result, a silicide layer made of C 54 TiSi 2 is formed.
코발트(Co)를 이용하여 실리사이드층(29)을 형성하는 방법을 설명하면 다음과 같다.A method of forming the silicide layer 29 using cobalt (Co) is as follows.
전체 상부에 물리기상 증착법(Physical Mechanical Deposition; PVD)으로 코발트를 100 내지 200Å의 두께로 형성한 후, 질소 분위기에서는 코발트 질화막을 형성할 수 없으므로, 코발트막 상부의 산화막을 제거하고 표면 산화를 억제하기 위한 캡핑층(Capping layer; 도시되지 않음)으로 Ti막을 100 내지 200Å의 두께로 형성하거나, TiN막을 150 내지 250Å의 두께로 형성한다. 캡핑층을 형성한 후 550 내지 650℃의 온도에서 1차 열처리를 실시한다. 1차 열처리에 의해 TiN(O)/CoTiSix/CoSix/Si 또는 Ti(O)/CoTiSix/CoSix/Si가 형성된다. 이후 NH4OH, H2O2및 H2O가 약 1:5:50의 비율로 혼합된 SC1 용액으로 TiN(O)/CoTiSix 또는 Ti(O)/CoTiSix를 모두 제거하고 650 내지 750℃의 온도에서 2차 열처리를 실시하여 안정한 CoSi2로 이루어진 실리사이드층을 형성한다.After cobalt is formed to a thickness of 100 to 200 kPa by physical mechanical deposition (PVD) on the entire upper surface, a cobalt nitride film cannot be formed in a nitrogen atmosphere, thereby removing an oxide film on the top of the cobalt film and suppressing surface oxidation. As a capping layer (not shown), a Ti film is formed to a thickness of 100 to 200 GPa, or a TiN film is formed to a thickness of 150 to 250 GPa. After the capping layer is formed, the first heat treatment is performed at a temperature of 550 to 650 ° C. By primary heat treatment, TiN (O) / CoTiSix / CoSix / Si or Ti (O) / CoTiSix / CoSix / Si is formed. Subsequently, all of the TiN (O) / CoTiSix or Ti (O) / CoTiSix were removed with an SC1 solution in which NH 4 OH, H 2 O 2 and H 2 O were mixed at a ratio of about 1: 5: 50. Secondary heat treatment is performed at a temperature to form a silicide layer composed of stable CoSi 2 .
상기에서, 금속 물질(Co 또는 Ti)은 전체 상부에 증착되지만, 주변 소자 영역의 폴리실리콘층(24) 및 소오스/드레인(25) 상부에는 실리사이드 방지막(27)이 형성되므로, 금속 물질이 실리사이드 방지막(28) 상부에 증착되어 1차 열처리 시 폴리실리콘층(24)이나 소오스/드레인(25)과 반응하지 않고, SC1 용액을 이용한 미반응 금속 물질 제거 단계에서 모두 제거된다.In the above, the metal material Co or Ti is deposited on the whole, but the silicide prevention layer 27 is formed on the polysilicon layer 24 and the source / drain 25 of the peripheral device region, so that the metal material is a silicide prevention layer. (28) It is deposited on top and does not react with the polysilicon layer 24 or the source / drain 25 during the first heat treatment, and is removed in the step of removing the unreacted metal material using the SC1 solution.
따라서, 실리사이드층(29)은 실리사이드 방지막이 형성되지 않은 셀 영역의 폴리실리콘층(24) 및 소오스/드레인(25) 상부에만 형성된다.Therefore, the silicide layer 29 is formed only on the polysilicon layer 24 and the source / drain 25 in the cell region where the silicide prevention layer is not formed.
상술한 바와 같이, 본 발명은 실리사이드 방지막을 주변 소자 영역의 폴리실리콘층 및 소오스/드레인 상부에 선택적으로 형성하되 상온에서 LPD법으로 형성하여 열부담을 최소화하고, 실리사이드 방지막을 패터닝하기 위한 식각 공정을 생략하여 공정의 단계를 줄임과 동시에 식각 손상이 발생되는 것을 방지하며, SiC와 같은 식각 잔류물이 발생되지 않아 폴리실리콘층의 저항이 증가되는 것을 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.As described above, the present invention selectively forms a silicide barrier layer on the polysilicon layer and the source / drain of the peripheral element region, but by forming the LPD method at room temperature to minimize the heat burden, and to form an etching process for patterning the silicide barrier layer By eliminating the step of the process, it prevents the etching damage and prevents the etching residue such as SiC from being generated, thereby increasing the resistance of the polysilicon layer, thereby improving the reliability of the process and the electrical characteristics of the device. Improve.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088006A KR20030057903A (en) | 2001-12-29 | 2001-12-29 | Method of forming a silicide layer selectively in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010088006A KR20030057903A (en) | 2001-12-29 | 2001-12-29 | Method of forming a silicide layer selectively in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030057903A true KR20030057903A (en) | 2003-07-07 |
Family
ID=32215660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010088006A KR20030057903A (en) | 2001-12-29 | 2001-12-29 | Method of forming a silicide layer selectively in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030057903A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492155B1 (en) * | 2002-08-08 | 2005-06-01 | 삼성전자주식회사 | Method for forming silicide layer of semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994176A (en) * | 1998-02-19 | 1999-11-30 | Texas Instruments - Acer Incorporated | Method for forming self-aligned silicided MOS transistors with asymmetric ESD protecting transistors |
| US6281067B1 (en) * | 1999-11-12 | 2001-08-28 | United Microelectronics Corp. | Self-aligned silicide process for forming silicide layer over word lines in DRAM and transistors in logic circuit region |
| US6303443B1 (en) * | 2000-08-21 | 2001-10-16 | United Microelectronics Corp. | Method of fabricating salicide in electrostatic discharge protection device |
-
2001
- 2001-12-29 KR KR1020010088006A patent/KR20030057903A/en not_active Application Discontinuation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994176A (en) * | 1998-02-19 | 1999-11-30 | Texas Instruments - Acer Incorporated | Method for forming self-aligned silicided MOS transistors with asymmetric ESD protecting transistors |
| US6281067B1 (en) * | 1999-11-12 | 2001-08-28 | United Microelectronics Corp. | Self-aligned silicide process for forming silicide layer over word lines in DRAM and transistors in logic circuit region |
| US6303443B1 (en) * | 2000-08-21 | 2001-10-16 | United Microelectronics Corp. | Method of fabricating salicide in electrostatic discharge protection device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100492155B1 (en) * | 2002-08-08 | 2005-06-01 | 삼성전자주식회사 | Method for forming silicide layer of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6171911B1 (en) | Method for forming dual gate oxides on integrated circuits with advanced logic devices | |
| US6136636A (en) | Method of manufacturing deep sub-micron CMOS transistors | |
| US6087234A (en) | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction | |
| US5956584A (en) | Method of making self-aligned silicide CMOS transistors | |
| KR20040029119A (en) | Improved high k-dielectrics using nickel silicide | |
| US20080166863A1 (en) | Semiconductor transistors with contact holes close to gates | |
| US6855592B2 (en) | Method for manufacturing semiconductor device | |
| KR20030057903A (en) | Method of forming a silicide layer selectively in a semiconductor device | |
| US7572719B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20040008631A (en) | Method for fabricating semiconductor device | |
| KR100355868B1 (en) | manufacturing method of semiconductor device | |
| KR20040007949A (en) | Method of manufacture semiconductor device | |
| KR100630769B1 (en) | Semiconductor device and method of fabricating the same device | |
| KR100443793B1 (en) | Method of manufacturing a semiconductor device | |
| KR100546059B1 (en) | Method for manufacturing semiconductor | |
| KR20030013882A (en) | Method for manufacturing a silicide layer of semiconductor device | |
| KR100390828B1 (en) | A forming method of etch stop layer for borderless contact by rapid thermal process | |
| KR100678311B1 (en) | Method of manufacturing a transistor in a semiconductor device | |
| KR100408862B1 (en) | Method of forming a isolation layer in a semiconductor device | |
| KR100609035B1 (en) | Method for fabricating gate of mos transistor in semiconductor device | |
| KR100455444B1 (en) | Method of manufacturing a semiconductor device | |
| KR0171315B1 (en) | Silicide forming method of semiconductor device | |
| KR100348310B1 (en) | method for manufacturing of semiconductor device | |
| KR100565755B1 (en) | Method for manufacturing of semiconductor device | |
| KR20030044145A (en) | Method of manufacturing a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |