KR20030057825A - 비트 라인 프리차지 전압 발생 회로 - Google Patents

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Abstract

본 발명은 셀프 리프레쉬 동작시에는 노말 동작시 보다 낮은 레벨의 비트라인 프리차지 접압(VBLP)을 사용하여 리프레쉬 효율을 높이도록한 비트 라인 프리차지 전압 발생 회로에 관한 것으로, vblp 레벨을 조절하기 위하여 노말 동작시에 사용되는 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)을 출력하는 전압 분배 회로부;전류 미러형 정전압원으로 출력 회로의 액티브 로드에 대한 바이어스 역할을 하는 정전압 발생부;리프레쉬 신호에 의한 제 1,2,3 선택 신호에 의해 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)어느 하나를 출력하는 프리차지 전압 레벨 선택 신호 출력부;상기 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)에 따라 출력 전압의 레벨을 달리하여 증폭하는 차동 증폭부;상기 차동 증폭부의 출력에 의해 비트라인 프리차지 전압(vblp)을 출력하는 프리차지 전압 출력부를 포함한다.

Description

비트 라인 프리차지 전압 발생 회로{Circuit for generating bitline precharge voltage}
본 발명은 반도체 메모리에 관한 것으로, 구체적으로 셀프 리프레쉬 동작시에는 노말 동작시 보다 낮은 레벨의 비트라인 프리차지 접압(VBLP)을 사용하여 리프레쉬 효율을 높이도록한 비트 라인 프리차지 전압 발생 회로에 관한 것이다.
통상의 DRAM(dynamic Random access memory)은 메모리 셀에 저장된 전하의 자연 방전으로 인하여 정보가 소실되는 것을 방지하기 위해 일정 주기마다 전하를 보충하여 주는데, 이러한 동작을 셀프-리프레쉬(self-refresh)라 하며 상기 셀프-리프레쉬 동작의 주기는 디램이 고집적화됨에 따라 점점 짧아진다.
이는 메모리 셀의 전하저장용량이 작아지는 것에서 기인한다.
그리고 상기 셀프-리프레쉬 기능을 갖는 동기식 디램(synchronous DRAM)은 보통 디램의 리프레쉬 속도에 비하여 4배의 리프레쉬 속도를 만족하는데, 상기 리프레쉬 속도의 차이로 인하여 동기식 디램은 셀프-리프레쉬 모드시 전하의 누설로인하여 정상의 로직 하이레벨 데이타를 안정되게 리프레쉬 할 수 없게 된다.
이는 전하의 누설로 인하여 비트라인에 공급되는 셀 데이타의 마진이 감소되기 때문이다.
이하에서 종래 기술의 반도체 메모리의 비트라인 프리차지 회로에 관하여 설명한다.
도 1은 일반적인 반도체 메모리의 셀 어레이의 구성도이고, 도 2a와 도 2b는 High 데이터 및 Low 데이터의 전위차 발생시의 타이밍도이다.
그리고 도 3은 종래 기술의 비트라인 프리차지 발생 회로의 구성도이다.
단위 셀 어레이는 도 1에서와 같이, 워드 라인(WL0)(WL1)과 비트 라인 (BL)(BLB)이 수직 방향으로 교차하고 각각의 워드 라인에 셀 트랜지스터가 연결되고 스토리지 커패시터가 셀 트랜지스터의 일측 전극에 연결되어 구성된다.
여기서, Cb는 비트라인 커패시턴스를 의미하고, Cs는 셀 커패시턴스를 의미한다.
셀(cell)에서 "H" 데이터가 쓰여져 있는 경우, WL 신호가 on 되면 셀에 저장되어 있는 전하와 비트 라인에 프리챠지되어 있는 전하와의 전하차 발생 동작이 일어나 도 2에서처럼 양의 전위차 △V가 발생한다.
반대로 셀에 "L" 데이터가 쓰여져 있는 경우에는 음의 전위차 △V가 발생된다.
이와 같은 전위차 발생(charge sharing)에 의해 발생된 전위차는 보통 0.07V ~ 0.1V 정도로 그 폭이 너무 작기 때문에 이것을 그대로 외부로 보낼 수가 없다.
따라서 센스 앰프를 사용하여 셀의 전하와 비트라인의 전하 사이에서 발생된 미세한 전위차를 증폭시키는 동작을 수행해야만 올바른 데이터를 외부로 내보낼 수가 있다.
따라서 센스 앰프의 올바른 동작을 위해서는 전위차가 커야만 하고 이를 위해서 비트 라인을 하프 vcc로 프리챠지 시켜 "L" 데이터와 "H" 데이터 모두 동일한값의 최대 전위차가 생기도록 해야한다.
종래 기술의 프리차지 발생 회로는 도 3에서와 같이, 저항에 의한 전압 분배기(divider)로써 vblp 레벨을 조절하는 역할을 하는 전압 분배 회로부(31)와, 전류 미러형 정전압원으로 노드 "refp(refernce PMOS)", "refn(referended NMOS)"를 일정한 레벨을 유지하여 출력 회로의 액티브 로드에 대한 바이어스 역할을 하는 정전압 발생부(32)와, 출력이 입력과 연결된 마이너스(minus) 피드백(feedback) 차동증폭기로써 "y" 노드가 "sel_out"(selectio out) 노드보다 증가하면 증폭기가 동작하여 "y" 노드의 값을 "sel_out" 노드와 같아질 때까지 감소 시키고, 반대로 "y" 노드는 감소하면 "sel_out" 노드와 동일해질 때까지 "y" 노드의 값을 증가시켜 결국 "y" 노드는 항상 "sel_out" 노드에 근접한 레벨을 유지시켜주는 역할을 하는 차동 증폭부(33)와, vblp 레벨이 감소하면 풀업(pull_up) 노드와 vblp 사이의 전압 차이가 증가하여 출력단의 NMOS 트랜지스터가 턴온되어 vblp 레벨을 원래의 레벨로 복귀시키고, vblp 레벨을 다시 상승시킴으로써 항상 일정한 vblp 레벨을 출력하는 프리차지 전압 출력부(34)로 구성된다.
그러나 이와 같은 종래 기술의 반도체 메모리의 비트라인 프리차지 발생 회로는 다음과 같은 문제가 있다.
비트라인을 하이 vcc로 프리챠지 시킨다면 "L" 데이터의 전위차는 증가하고 "H" 데이터의 전위차는 감소하는데, 이는 노말(normal) 동작때는 문제가 없지만 셀프 리프레쉬 동작때 "H" 데이터의 전위차 발생 동직시에 문제가 발생한다.
보통 리프레쉬 동작은 셀 데이터에 저장되어 있는 전하량의 60% 이하로 소실되기 전에 수행된다.
특히 오토 리프레쉬 주기와는 달리 셀프 리프레쉬 때의 리프레쉬 주기는 더욱 길어 셀프 리프레쉬 동작때의 센스 앰프 동작을 위한 "H" 데이터 전위차는 더욱 감소하게 되어 센스 앰프가 오동작 하여 리프레쉬 페일을 유발할 수 있는 문제가 발생한다.
본 발명은 이와 같은 종래 기술의 비트라인 프리차지 전압 발생 회로의 문제를 해결하기 위한 것으로, 셀프 리프레쉬 동작시에는 노말 동작시 보다 낮은 레벨의 비트라인 프리차지 접압(VBLP)을 사용하여 리프레쉬 효율을 높이도록한 비트 라인 프리차지 전압 발생 회로를 제공하기 위한 것이다.
도 1은 일반적인 반도체 메모리의 셀 어레이의 구성도
도 2a와 도 2b는 High 데이터 및 Low 데이터의 전위차 발생시의 타이밍도
도 3은 종래 기술의 비트라인 프리차지 발생 회로의 구성도
도 4는 본 발명에 따른 비트라인 프리차지 회로의 제어를 위한 디코더의 구성도
도 5는 본 발명에 따른 비트라인 프리차지 회로의 구성도
- 도면의 주요 부분에 대한 부호의 설명 -
41. 프리차지 전압 레벨 선택부 42. 선택 신호 연산부
43. 선택 신호 출력부 50. 전압 분배 회로부
51. 프리차지 전압 레벨 선택 신호 출력부 52. 정전압 발생부
53. 차동 증폭부 54. 프리차지 전압 출력부
이와 같은 목적을 달성하기 위한 본 발명에 따른 비트라인 프리차지 전압 발생 회로는 vblp 레벨을 조절하기 위하여 노말 동작시에 사용되는 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)을 출력하는 전압 분배 회로부;전류 미러형 정전압원으로 출력 회로의 액티브 로드에 대한 바이어스 역할을 하는 정전압 발생부;리프레쉬 신호에 의한 제 1,2,3 선택 신호에 의해 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)어느 하나를 출력하는 프리차지 전압 레벨 선택신호 출력부;상기 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)에 따라 출력 전압의 레벨을 달리하여 증폭하는 차동 증폭부;상기 차동 증폭부의 출력에 의해 비트라인 프리차지 전압(vblp)을 출력하는 프리차지 전압 출력부를 포함하는 것을 특징으로 한다.
이하에서 본 발명에 따른 비트라인 프리차지 전압 발생 회로에 관하여 상세히 설명한다.
도 4는 본 발명에 따른 비트라인 프리차지 회로의 제어를 위한 디코더의 구성도이고, 도 5는 본 발명에 따른 비트라인 프리차지 회로의 구성도이다.
본 발명에서는 셀프 리프레쉬 동작 때는 노말 동작때의 vblp 레벨을 사용하지 않고 이보다 낮은 vblp 레벨을 사용한다. vblp 레벨을 감소시키면 "L" 데이터 마진은 감소하지만 반대로 "H" 데이터 마진은 증가하게 된다.
리프레쉬 동작때의 "L" 데이터 마진은 감소하지만 반대로 "H" 데이터 마진에 비해 충분하므로 vblp 레벨을 떨어뜨려 "H" 데이터 마진을 확보하게 한다.
vblp 레벨을 너무 많이 감소시키면 반대의 현상이 발생하므로 디자인 테크놀러지와 셀 데이터 retention 타임을 고려하여 셀프 리프레쉬 동작때 적저라게 vblp 레벨을 떨어뜨리고 이후 셀프 리프레쉬 동작을 빠져 나오면 다시 원래의 vblp 레벨을 유지하여 노말 동작에서는 "H" 데이터와 "L" 데이터 센싱 마진을 동일하도록 하여 문제점을 해결한다.
먼저, 프리차지 접압 레벨을 선택하기 위한 디코더의 구성으로, 퓨즈의 커팅유무에 따라 리프레쉬 동작시의 비트라인의 프리차지 전압을 선택하기 위한 프리차지 전압 레벨 선택부(41)와, 리프레쉬 신호와 반전된 프리차지 전압 레벨 선택부(41)의 출력 신호를 NAND 연산하는 제 1 NAND 게이트 그리고 리프레쉬 신호와 프리차지 전압 레벨 선택부(41)의 출력 신호를 NAND 연산하는 제 2 NAND 게이트로 이루어진 선택 신호 연산부(42)와, 반전된 리프레쉬 신호와 리프레쉬 신호로 이루어진 제 1 선택 신호(sel0)(selb0)를 출력하고, 반전된 제 1 NAND 게이트의 출력 신호와 제 1 NAND 게이트의 출력 신호로 이루어진 제 2 선택 신호(sel1)(selb1)를 출력하고, 반전된 제 2 NAND 게이트의 출력 신호와 제 2 NAND 게이트의 출력 신호로 이루어진 제 3 선택 신호(sel2)(selb2)를 출력하는 선택 신호 출력부(43)로 구성된다.
그리고 비트라인 프리차지 발생 회로가 저항에 의한 전압 분배기(divider)로써 vblp 레벨을 조절하기 위하여 노말 동작시에 사용되는 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)을 출력하는 전압 분배 회로부(50)와, 전류 미러형 정전압원으로 노드 "refp(refernce PMOS)", "refn(referended NMOS)"를 일정한 레벨을 유지하여 출력 회로의 액티브 로드에 대한 바이어스 역할을 하는 정전압 발생부(52)와, 선택적으로 입력되는 기준 입력값, 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)에 따라 "y" 노드가 "sel_out"(selectio out) 노드보다 증가하면 증폭기가 동작하여 "y" 노드의 값을 "sel_out" 노드와 같아질 때까지 감소 시키고, 반대로 "y" 노드는 감소하면 "sel_out" 노드와 동일해질 때까지"y" 노드의 값을 증가시켜 결국 "y" 노드는 항상 "sel_out" 노드에 근접한 레벨을 유지시켜주는 역할을 하는 차동 증폭부(53)와, 상기 차동 증폭부(53)의 출력에 의해 vblp 레벨이 감소하면 풀 업(pull_up) 노드와 vblp 사이의 전압 차이가 증가하여 출력단의 NMOS 트랜지스터가 턴온되어 vblp 레벨을 원래의 레벨로 복귀시키고, vblp 레벨을 다시 상승시킴으로써 항상 일정한 vblp 레벨을 출력하는 프리차지 전압 출력부(54)와, 트랜스미션 게이트로 이루어져 리프레쉬 신호에 의한 제 1,2,3 선택 신호(sel0)(selb0)(sel1)(selb1)(sel2)(selb2)에 의해 상기 차동 증폭기로 입력되는 기준 입력을 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)어느 하나를 출력하는 프리차지 전압 레벨 선택 신호 출력부(51)로 구성된다.
비트라인 프리챠지 전압과 셀 데이터와의 전위차 △V는 아래와 같은 식에 의해 결정된다.
△V = ((Vblp * Cb + Vs * Cs) / (Cb + Cs)) - Vblp, 여기서 Vblp는 비트라인 프리챠지 전압(bit line precharge voltage)이고, Vs는 셀 데이터 전압(cell data voltage)이고, Cb는 비트라인 커패시턴스(bit line capacitance), Cs는 셀 커패시턴스(cell capacitance)이다.
예를 들어, Vs=3.3V, Vblp=1.2V, 그리고 Cb:Cs=10:1 일때 "H" 데이터의 경우 △V는 0.19V 이지만 Vblp=0.8V 라면 △V=0.23V로 증가하게 되어 vblp 가 커지면 센싱 마진이 작아지고, vblp 가 작아지면 센싱 마진이 커진다.
이와 같은 원리를 적용하기 위해 도 5와 같이 노말 동작때는 즉, 리프레쉬신호가 "L"일 때는 도 4에서 sel0="H", selb0="L"가 되어 전압 디바이더(Voltage divider)의 중간 레벨인 "x_half" 레벨을 차동증폭기의 기준 입력으로 사용되고 이 값이 결국은 vblp 레벨이 되게 된다.
리프레쉬 신호 "H"가 되어 셀프 리프레쉬 모드로 진입되면 차동증폭기의 기준입력으로써 "x_up" 또는 "x_dn" 레벨을 사용하도록 하여 결과적으로 vblp 레벨을 감소시켜 주도록 한다.
이때 "x_up" 레벨보다 "x_dn" 레벨이 vblp 레벨을 더욱 감소시키며 너무 많은 양의 vblp 레벨 다운은 "L" 데이터 마진을 감소시키므로 리프레쉬 동작때의 적절한 vblp 레벨의 선택을 위한 "x_up" 또는 "x_dn" 레벨의 선택은 도 4에서의 퓨즈 컷팅(fuse cutting)에 의해 선택된다.
만약, 리프레쉬 신호가 "H"이고 퓨즈 커팅이 이루어 졌다면 sel2="H", selb2="L"가 되어 도 5에서의 "x_dn" 레벨이 자동증폭기의 입력 레벨로 사용되도록 "x_dn" 패스만 인에이블되고 나머지 "x_half"아 "x_up" 패스는 디스에이블 상태가 된다.
이와 같이 감소된 vblp 레벨로 인하여 리프레쉬 동작때의 "H" 데이터 센승 마진을 더 확보하여 리프레쉬 페일을 감소시킨다.
이와 같은 본 발명에 따른 비트라인 프리차지 전압 발생 회로는 다음과 같은 효과가 있다.
셀프 리프레쉬 동작때는 셀에 저장되어 있는 "H" 데이터의 전하량은 초기에 저장되었던 전하량에 비해 감소된 상태에서의 센싱 마진 △V는 노말 동작 때보다 감소하게 되고 셀 데이터 유지 시간이 작은 셀의 경우 리프레쉬 페일을 유발시킬 수 있는데, 본 발명에서는 리프레쉬 동작때만 vblp 레벨을 약간 감소 시킴으로써 "H" 데이터 센싱 마진을 증가시켜 해결되고 결국은 리프레쉬 페일을 억제하는 효과가 있다.
또한, 너무 많은 vblp 레벨 다운은 오히려 "L" 데이터 마진을 감소시키므로 리프레쉬 동작때의 vblp 레벨 다운 폭을 퓨즈 커팅에 의해 2단계로 조절할 수 있어 프리차지 전압 레벨의 효율적인 제어가 가능하다.

Claims (2)

  1. vblp 레벨을 조절하기 위하여 노말 동작시에 사용되는 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)을 출력하는 전압 분배 회로부;
    전류 미러형 정전압원으로 출력 회로의 액티브 로드에 대한 바이어스 역할을 하는 정전압 발생부;
    리프레쉬 신호에 의한 제 1,2,3 선택 신호에 의해 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)어느 하나를 출력하는 프리차지 전압 레벨 선택 신호 출력부;
    상기 노말 모드의 제 1 레벨 전압(x_half)과 셀프 리프레쉬 모드에서 사용되는 제 2,3 레벨 전압(x_up)(x_dn)에 따라 출력 전압의 레벨을 달리하여 증폭하는 차동 증폭부;
    상기 차동 증폭부의 출력에 의해 비트라인 프리차지 전압(vblp)을 출력하는 프리차지 전압 출력부를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 발생 회로.
  2. 제 1 항에 있어서, 리프레쉬 신호에 의한 제 1,2,3 선택 신호(sel0)(selb0)(sel1)(selb1)(sel2)(selb2)를 출력하기 위하여,
    퓨즈의 커팅 유무에 따라 리프레쉬 동작시의 비트라인의 프리차지 전압을 선택하기 위한 프리차지 전압 레벨 선택부와,
    상기 리프레쉬 신호와 반전된 프리차지 전압 레벨 선택부의 출력 신호를 NAND 연산하는 제 1 NAND 게이트 그리고 리프레쉬 신호와 프리차지 전압 레벨 선택부의 출력 신호를 NAND 연산하는 제 2 NAND 게이트로 이루어진 선택 신호 연산부와,
    반전된 리프레쉬 신호와 리프레쉬 신호로 이루어진 제 1 선택 신호(sel0)(selb0)를 출력하고, 반전된 제 1 NAND 게이트의 출력 신호와 제 1 NAND 게이트의 출력 신호로 이루어진 제 2 선택 신호(sel1)(selb1)를 출력하고, 반전된 제 2 NAND 게이트의 출력 신호와 제 2 NAND 게이트의 출력 신호로 이루어진 제 3 선택 신호(sel2)(selb2)를 출력하는 선택 신호 출력부를 포함하는 것을 특징으로 하는 비트라인 프리차지 전압 발생 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483003B1 (ko) * 2002-07-27 2005-04-15 주식회사 하이닉스반도체 반도체 메모리 장치
US7365595B2 (en) 2005-03-23 2008-04-29 Samsung Electronics Co., Ltd. Internal voltage generator

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