KR20030056805A - Capacitor of semiconductor memory device having uneven cylindrical lower electrode and formation method thereof - Google Patents
Capacitor of semiconductor memory device having uneven cylindrical lower electrode and formation method thereof Download PDFInfo
- Publication number
- KR20030056805A KR20030056805A KR1020010087106A KR20010087106A KR20030056805A KR 20030056805 A KR20030056805 A KR 20030056805A KR 1020010087106 A KR1020010087106 A KR 1020010087106A KR 20010087106 A KR20010087106 A KR 20010087106A KR 20030056805 A KR20030056805 A KR 20030056805A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- hsg
- capacitor
- lower electrode
- layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 메모리 소자의 커패시터 및 그 형성방법에 관한 것으로, 보다 상세하게는 요철구조의 실린더형 하부 전극을 갖는 반도체 메모리 소자의 커패시터 및 그 형성방법에 관한 것이다.The present invention relates to a capacitor of a semiconductor memory device and a method of forming the same, and more particularly, to a capacitor and a method of forming the semiconductor memory device having a cylindrical lower electrode having an uneven structure.
DRAM(dynamic random access memory)과 같은 반도체 메모리 소자에 있어서셀 캐패시턴스의 증가는 메모리 셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 그런데, 반도체 메모리 소자의 집적도가 점차 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되어 셀 캐패시터의 영역이 감소하였다. 결과적으로, 단위 면적에 확보되어야 할 셀 커패시턴스의 증가가 필수적인 상황이다.In semiconductor memory devices such as dynamic random access memory (DRAM), an increase in cell capacitance contributes to improving the memory characteristics of a cell because it increases the readability of the memory cell and reduces the soft error rate. However, as the degree of integration of semiconductor memory devices is gradually increased, the area occupied by unit cells in one chip is reduced, thereby reducing the area of the cell capacitor. As a result, it is necessary to increase the cell capacitance to be secured in the unit area.
한편, 셀 캐패시턴스를 증가시키기 위한 많은 연구 보고들이 계속되어 왔는데, 이들의 대부분은 셀 캐패시터를 구성하는 하부 전극의 구조, 예컨대 다결정 실리콘막의 구조를 실린더형 구조(Cylindrical Structure) 로 변경한다. 하지만, 셀 커패시터를 구성하는 하부전극의 구조를 실린더형 변경하는 것만으로는 셀 커패시턴스를 크게 하는 데 한계가 있다. 따라서, 반구형 그레인(hemisphere shaped grain)의 다결정실리콘막(이하, "HSG-Si막"이라 칭함)을 실린더형 하부 전극 상에 형성하여 셀 커패시턴스를 증가시키는 것이 제안되었다.On the other hand, many research reports for increasing cell capacitance have been continued, and most of them change the structure of the lower electrode constituting the cell capacitor, for example, the structure of the polycrystalline silicon film, to a cylindrical structure. However, there is a limit in increasing the cell capacitance only by changing the cylindrical shape of the lower electrode constituting the cell capacitor. Therefore, it has been proposed to increase the cell capacitance by forming a hemisphere shaped grain polycrystalline silicon film (hereinafter referred to as "HSG-Si film") on the cylindrical lower electrode.
그러나, 실린더형 하부 전극 상에 HSG-Si막을 형성할 경우 반도체 메모리 소자가 고집적화됨에 따라 몇 가지 문제점이 있다.However, when the HSG-Si film is formed on the cylindrical lower electrode, there are some problems as the semiconductor memory device is highly integrated.
첫째로, 0.4㎛ 이하의 셀 핏치를 갖는 고집적 반도체 메모리 소자의 경우 실린더형 하부 전극 상에 HSG-Si막을 형성할 경우, 이웃하는 실린더형 하부 전극들간에 HSG-Si막의 반구형 그레인들이 서로 엉겨 붙어 버리는 문제점이 있다.First, in the case of forming an HSG-Si film on a cylindrical lower electrode in the case of a highly integrated semiconductor memory device having a cell pitch of 0.4 μm or less, the hemispherical grains of the HSG-Si film are entangled with each other between adjacent cylindrical lower electrodes. There is a problem.
둘째로, 실린더형 하부 전극 상에 HSG-Si막을 형성한 후 유전막 형성하기 전에 다수의 세정공정을 거쳐야 한다. 그런데, 상기 세정 공정시 HSG-Si막의 반구형 그레인이 요철구조로 되어 있어 실린더형 하부 전극 벽에서 떨어져 나오는 경우가발생한다.Second, after the HSG-Si film is formed on the cylindrical lower electrode, a plurality of cleaning processes are required before the dielectric film is formed. However, in the cleaning process, the hemispherical grains of the HSG-Si film have a concave-convex structure, so that they may come off from the cylindrical lower electrode wall.
셋째로, 실린더형 하부 전극 상에 HSG-Si막을 형성한 후 바로 유전막을 형성할 경우, 반도체 메모리 소자의 동작시 요철구조에 의해 강전계가 형성되어 유전막의 신뢰성에 문제가 생기게 된다.Third, when the dielectric film is formed immediately after the HSG-Si film is formed on the cylindrical lower electrode, a strong electric field is formed by the uneven structure during operation of the semiconductor memory device, thereby causing a problem in the reliability of the dielectric film.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점, 즉 실린더형 하부 전극들간에 HSG-Si막의 반구형 그레인들이 서로 엉겨 붙어 버리거나, HSG-Si막의 반구형 그레인들이 실린더형 하부 전극의 벽에서 떨어지거나, 요철 구조의 HSG-Si막에 의한 강전계 형성을 방지할 수 있는 반도체 메모리 소자의 커패시터를 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is that the hemispherical grains of the HSG-Si film are entangled with each other between the cylindrical lower electrodes, or the hemispherical grains of the HSG-Si film are separated from the wall of the cylindrical lower electrode, The present invention provides a capacitor of a semiconductor memory device capable of preventing formation of a strong electric field by an HSG-Si film having an uneven structure.
또한, 본 발명이 다루고자 하는 다른 기술적 과제는 상기 반도체 메모리 소자의 커패시터를 적합하게 형성할 수 있는 반도체 메모리 소자의 커패시터 형성 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of forming a capacitor of a semiconductor memory device capable of suitably forming a capacitor of the semiconductor memory device.
도 1은 본 발명에 의한 반도체 메모리 소자의 커패시터를 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a semiconductor memory device according to the present invention.
도 2 내지 도 9는 도 1에 도시한 반도체 메모리 소자의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.2 through 9 are cross-sectional views illustrating a method of forming a capacitor of the semiconductor memory device shown in FIG. 1.
도 10은 종래 기술에 의한 반도체 메모리 소자의 커패시터의 확대도이다.10 is an enlarged view of a capacitor of a semiconductor memory device according to the prior art.
도 11 및 도 12는 본 발명에 의한 반도체 메모리 소자의 커패시터의 확대도이다.11 and 12 are enlarged views of capacitors of the semiconductor memory device according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 커패시터는 반도체 기판 상에 형성된 트랜치를 갖는 몰드막 패턴과, 상기 트랜치의 내벽 및 바닥에 형성된 HSG-Si막과, 상기 HSG-Si막을 감싸도록 형성된 도전막으로 구성된 요철구조의 실린더형 하부 전극과, 상기 실린더형 하부 전극 상에 형성된 유전막과, 상기 유전막 상에 형성된 상부 전극을 포함한다.In order to achieve the above technical problem, the capacitor of the semiconductor memory device of the present invention wraps the mold film pattern having a trench formed on the semiconductor substrate, the HSG-Si film formed on the inner wall and the bottom of the trench, and the HSG-Si film And a cylindrical lower electrode having a concave-convex structure composed of a conductive film formed so as to be formed so as to be formed of a conductive film, a dielectric film formed on the cylindrical lower electrode, and an upper electrode formed on the dielectric film.
상기 HSG-Si막은 반구형의 그레인들이 서로 분리되어 구성될 수 있다. 상기도전막은 불순물이 도핑된 폴리실리콘막, 금속막 또는 금속 합금막으로 구성될 수 있다. 상기 도전막은 상기 실린더형 하부 전극이 요철구조를 갖도록 300Å의 얇은 두께로 구성될 수 있다.The HSG-Si film may be composed of hemispherical grains separated from each other. The conductive film may be composed of a polysilicon film, a metal film, or a metal alloy film doped with impurities. The conductive film may be configured to have a thin thickness of 300 Å so that the cylindrical lower electrode has an uneven structure.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자의 커패시터 형성 방법은 반도체 기판 상에 트랜치를 갖는 몰드막 패턴을 형성한다. 상기 트랜치의 내벽 및 바닥에 비정질실리콘막을 형성한다. 상기 비정질 실리콘막에 실리콘 소스를 조사하여 상기 비정질실리콘막을 HSG-Si막으로 변경한다. 상기 HSG-Si막은 반구형의 그레인들이 서로 분리되도록 형성할 수 있다.In order to achieve the above technical problem, the capacitor formation method of the semiconductor memory device of the present invention forms a mold film pattern having a trench on the semiconductor substrate. An amorphous silicon film is formed on the inner wall and the bottom of the trench. The amorphous silicon film is irradiated with a silicon source to change the amorphous silicon film into an HSG-Si film. The HSG-Si film may be formed such that hemispherical grains are separated from each other.
상기 HSG-Si막을 감싸도록 도전막을 형성하여 상기 HSG-Si막과 도전막으로 구성된 요철 구조의 실린더형 하부 전극을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘막, 금속막 또는 금속 합금막으로 형성할 수 있다. 상기 도전막은 상기 실린더형 하부 전극이 요철구조를 갖도록 300Å의 얇은 두께로 형성할 수 있다. 상기 비정질실리콘막을 HSG-Si막으로 변경하는 공정과, 상기 HSG-Si막을 감싸도록 도전막을 형성하는 공정은 고진공상태에서 연속적으로 수행할 수 있다. 다음에, 상기 도전막 상에 유전막을 형성한 후, 상기 유전막 상에 상부 전극을 형성하여 커패시터를 완성한다.A conductive film is formed to surround the HSG-Si film to form a cylindrical lower electrode having an uneven structure composed of the HSG-Si film and the conductive film. The conductive film may be formed of a polysilicon film, a metal film, or a metal alloy film doped with impurities. The conductive film may be formed to have a thin thickness of 300 Å so that the cylindrical lower electrode has an uneven structure. The process of changing the amorphous silicon film into the HSG-Si film and the process of forming the conductive film to surround the HSG-Si film may be continuously performed in a high vacuum state. Next, after forming a dielectric film on the conductive film, an upper electrode is formed on the dielectric film to complete a capacitor.
이상의 본 발명은 상기 도전막을 금속막 또는 금속 합금막으로 할 경우 MIM 커패시터를 구성할 수 있어 커패시턴스를 크게 향상시킬 수 있다. 더하여, 본 발명은 이웃하는 HSG-Si막의 반구형 그레인들이 서로 엉겨 붙지 않고, 세정공정시 HSG-Si막의 반구형 그레인들이 떨어져 나오지 않는다. 또한, 본 발명은 구조적으로HSG-Si막과 유전막과의 계면간에 동작시 강전계를 형성하지 않아 유전막의 신뢰성을 향상시킬 수 있다.In the present invention described above, when the conductive film is made of a metal film or a metal alloy film, a MIM capacitor can be configured, and thus the capacitance can be greatly improved. In addition, in the present invention, the hemispherical grains of neighboring HSG-Si films are not entangled with each other, and the hemispherical grains of the HSG-Si films do not come off during the cleaning process. In addition, the present invention can structurally improve the reliability of the dielectric film by not forming a strong electric field when operating between the interface between the HSG-Si film and the dielectric film.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the size or thickness of films or regions is exaggerated for clarity. In addition, when a film is described as "on" another film or substrate, the film may be directly on top of the other film, and a third other film may be interposed therebetween.
도 1은 본 발명에 의한 반도체 메모리 소자의 커패시터를 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a semiconductor memory device according to the present invention.
구체적으로, 본 발명의 반도체 메모리 소자는 반도체 기판(100), 예컨대 실리콘 기판에 소자 분리 영역(101), 불순물 영역(103a, 103b)이 형성되어 있다. 그리고, 상기 소자 분리 영역(101)이 형성된 반도체 기판(100) 상에 게이트 전극(워드 라인, 105) 및 콘택홀(111)을 갖는 층간 절연막(107)이 형성되어 있다. 상기 층간 절연막(107)은 실리콘 산화막으로 형성된다. 상기 불순물 영역(103a)은 비트 라인(도시 안 함)이 연결되는 부분이고, 불순물 영역(103b)은 커패시터의 하부 전극이 연결되는 부분이다.Specifically, in the semiconductor memory device of the present invention, the device isolation region 101 and the impurity regions 103a and 103b are formed in the semiconductor substrate 100, for example, the silicon substrate. An interlayer insulating layer 107 having a gate electrode (word line) 105 and a contact hole 111 is formed on the semiconductor substrate 100 on which the device isolation region 101 is formed. The interlayer insulating film 107 is formed of a silicon oxide film. The impurity region 103a is a portion to which a bit line (not shown) is connected, and the impurity region 103b is a portion to which a lower electrode of the capacitor is connected.
상기 콘택홀(111)에는 플러그(113)가 형성되어 있다. 상기 플러그(113) 상에는 커패시터가 형성된다. 즉, 상기 플러그(113)는 상부의 커패시터와 하부의 불순물 영역(103b)을 전기적으로 연결하는 역할을 수행한다. 상기 플러그(113) 상에는 상기 플러그(113)를 노출하는 트랜치(115)를 갖는 몰드막 패턴(117)이 형성되어 있다. 도 1에서, 참조번호 119는 후에 설명하는 바와 같이 콘택홀을 형성할 때 마스크로 사용되는 마스크 패턴이다.A plug 113 is formed in the contact hole 111. A capacitor is formed on the plug 113. That is, the plug 113 serves to electrically connect the upper capacitor and the lower impurity region 103b. The mold layer pattern 117 having the trench 115 exposing the plug 113 is formed on the plug 113. In Fig. 1, reference numeral 119 denotes a mask pattern used as a mask when forming contact holes, as described later.
상기 트랜치(115)의 내벽 및 바닥에는 HSG-Si막(121)이 형성되어 있다. 상기 HSG-Si막(121)은 반구형의 그레인들이 서로 분리되어 형성되어 커패시턴스를 크게 향상시킬 수 있는 구조로 되어 있다. 물론, 상기 HSG-Si막(121)은 플러그 상에도 형성되어 있다. 그리고, 상기 HSG-Si막(121) 상에는 상기 HSG-Si막(121)을 감싸도록 도전막(123)이 형성되어 있다. 따라서, HSG-Si막(121) 및 도전막(123)으로 요철구조의 실린더형 하부 전극을 구성한다. 상기 도전막(123)은 상기 실린더형 하부 전극이 요철구조를 갖도록 300Å의 얇은 두께로 구성한다.HSG-Si films 121 are formed on inner walls and bottoms of the trench 115. The HSG-Si film 121 has a structure in which hemispherical grains are formed to be separated from each other, thereby greatly improving capacitance. Of course, the HSG-Si film 121 is also formed on the plug. The conductive film 123 is formed on the HSG-Si film 121 to surround the HSG-Si film 121. Therefore, the HSG-Si film 121 and the conductive film 123 form a cylindrical lower electrode of the uneven structure. The conductive film 123 is configured to have a thin thickness of 300 Å so that the cylindrical lower electrode has an uneven structure.
상기 도전막(123) 상에는 유전막(125)이 형성되어 있고, 상기 유전막(125) 상에는 상부 전극(129)이 형성되어 있다. 상기 도전막(123)은 불순물이 도핑된 폴리실리콘막, 금속막 또는 금속 합금막으로 구성할 수 있다. 상기 도전막(123)을 불순물이 도핑된 폴리실리콘막으로 형성할 경우 MIS(metal insulator semiconductor) 커패시터가 완성되며, 상기 도전막(123)을 금속막 또는 금속 합금막으로 형성할 경우 후에 MIM(metal insulator Metal) 커패시터가 완성된다.A dielectric layer 125 is formed on the conductive layer 123, and an upper electrode 129 is formed on the dielectric layer 125. The conductive film 123 may be formed of a polysilicon film, a metal film, or a metal alloy film doped with impurities. When the conductive layer 123 is formed of a polysilicon layer doped with an impurity, a metal insulator semiconductor (MIS) capacitor is completed, and when the conductive layer 123 is formed of a metal layer or a metal alloy layer, a MIM (metal) insulator Metal) The capacitor is completed.
도 2 내지 도 9는 도 1에 도시한 반도체 메모리 소자의 커패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.2 through 9 are cross-sectional views illustrating a method of forming a capacitor of the semiconductor memory device shown in FIG. 1.
도 2를 참조하면, 소자 분리 영역(101), 불순물 영역(103a, 103b) 및 게이트 전극(워드 라인, 105)이 형성된 반도체 기판(100), 예컨대 실리콘 기판 상에 층간 절연막(107)을 형성한다. 상기 층간 절연막(107)은 실리콘 산화막을 이용하여 형성한다. 상기 불순물 영역(103a)은 비트 라인(도시 안 함)이 연결되는 부분이고, 불순물 영역(103b)은 커패시터의 하부 전극이 연결되는 부분이다.Referring to FIG. 2, an interlayer insulating layer 107 is formed on a semiconductor substrate 100, for example, a silicon substrate, on which device isolation regions 101, impurity regions 103a and 103b, and gate electrodes (word lines) 105 are formed. . The interlayer insulating film 107 is formed using a silicon oxide film. The impurity region 103a is a portion to which a bit line (not shown) is connected, and the impurity region 103b is a portion to which a lower electrode of the capacitor is connected.
이어서, 상기 층간 절연막(107) 상에 마스크 패턴(109)을 형성한다. 상기 마스크 패턴(109)은 실리콘 질화막을 이용하여 형성할 수 있다. 상기 마스크 패턴(109)을 식각 마스크로 상기 층간 절연막(107)을 식각하여 상기 불순물 영역(103b)을 노출하는 콘택홀(111)을 형성한다.Subsequently, a mask pattern 109 is formed on the interlayer insulating layer 107. The mask pattern 109 may be formed using a silicon nitride film. The interlayer insulating layer 107 is etched using the mask pattern 109 as an etch mask to form a contact hole 111 exposing the impurity region 103b.
도 3을 참조하면, 상기 콘택홀(111)에 도전막, 예컨대 불순물이 도핑된 폴리실리콘막을 형성한 후 식각하여 플러그(113)를 형성한다. 상기 플러그(113)의 높이는 상기 마스크 패턴(109)의 높이와 동일하게 할 수도 있고, 도 2와 같이 더 높게 형성할 수도 있다.Referring to FIG. 3, a plug 113 is formed by forming a conductive layer, for example, a polysilicon layer doped with impurities, in the contact hole 111 and then etching. The height of the plug 113 may be the same as the height of the mask pattern 109, or may be formed higher as shown in FIG.
도 4를 참조하면, 상기 마스크 패턴(109) 및 플러그(113) 상에 몰드막, 예컨대 실리콘 산화막을 형성한 후 패터닝하여 상기 플러그(113)를 노출하는 트랜치(115)를 갖는 몰드막 패턴(117)을 형성한다. 이때, 상기 마스크 패턴(109)도 식각된다. 그리고, 상기 트랜치(115) 내에는 후에 요철구조의 실린더형 하부 전극이 형성되는 부분이다.Referring to FIG. 4, a mold layer pattern 117 having a trench 115 exposing the plug 113 by patterning and forming a mold layer, for example, a silicon oxide layer, on the mask pattern 109 and the plug 113. ). In this case, the mask pattern 109 is also etched. The trench 115 is a portion where a cylindrical lower electrode having an uneven structure is formed later.
도 5를 참조하면, 상기 트랜치(115)의 바닥 및 양측벽, 플러그(113)의 표면 및 몰드막 패턴(119) 상에 비정질실리콘막(119)을 형성한다. 상기비정질실리콘막(119)은 후에 HSG-Si막을 형성하기 위한 최소한의 두께로 형성하는 것이 유리하다. 왜냐하면, 상기 비정질실리콘막(119)의 두께를 두껍게 할 경우 상기 트랜치(115) 내의 공간이 줄어들게 되어 커패시턴스 향상에 방해를 주기 때문이다. 본 실시예에서, 상기 비정질실리콘막(119)의 두께는 300Å로 한다.Referring to FIG. 5, an amorphous silicon layer 119 is formed on the bottom and side walls of the trench 115, the surface of the plug 113, and the mold layer pattern 119. The amorphous silicon film 119 is advantageously formed to a minimum thickness for forming an HSG-Si film later. This is because, when the thickness of the amorphous silicon film 119 is thickened, the space in the trench 115 is reduced, which hinders capacitance improvement. In this embodiment, the thickness of the amorphous silicon film 119 is 300 kPa.
도 6을 참조하면, 상기 비정질실리콘막(119)에 SiH4또는 Si2H6가스를 조사하여 결정핵을 만든 후 열처리하여 상기 결정핵을 중심으로 결정을 성장시킴으로써 상기 비정질실리콘막(119)을 HSG-Si막(121)으로 변경시킨다.Referring to FIG. 6, the amorphous silicon film 119 is formed by irradiating SiH 4 or Si 2 H 6 gas to the amorphous silicon film 119 to form crystal nuclei and then heat-treating them to grow crystals around the crystal nuclei. The HSG-Si film 121 is changed.
좀더 자세하게, 상기 HSG-Si막(121)은 비정질 실리콘이 결정질 실리콘으로 상 변태(變態)하는 과정에서 발생하는 특이한 물리적 현상을 이용하여 형성한다. 즉, 상기 비정질 실리콘막(119)에 실리콘 소오스로써 SiH4나 Si2H6등을 조사하여 원하는 두께로 요철형 모양의 실리콘 씨드(seed)를 형성시킨 후, 열을 가하면 상기 비정질실리콘막(119)의 표면에 미세한 반구 모양의 결정립(grain)들이 형성되어 울퉁불퉁한 표면(요철 모양)을 갖는 HSG-Si막(121)이 형성된다. 이러한 과정을 거친 만들어진 HSG-Si막(121)은 평평한 표면보다 2∼3배의 표면적 증가를 얻을 수 있다. 상기 HSG-Si막(121)은 형성 과정 또는 형성 후에 불순물을 도핑하여 도전성을 부여한다.In more detail, the HSG-Si film 121 is formed by using a unique physical phenomenon that occurs in the process of transforming amorphous silicon into crystalline silicon. That is, the silicon film 119 is irradiated with SiH 4 or Si 2 H 6 as a silicon source to form an uneven silicon seed having a desired thickness, and then heat is applied to the amorphous silicon film 119. Fine hemispherical grains (grains) are formed on the surface of the c) to form an HSG-Si film 121 having an uneven surface (uneven shape). The HSG-Si film 121 made through such a process can obtain a surface area increase of 2 to 3 times that of the flat surface. The HSG-Si film 121 is imparted with conductivity by doping impurities therein during or after the formation thereof.
상기 HSG-Si막(121)은 트랜치(115)의 바닥 및 내벽, 플러그(113)의 표면 및 몰드막 패턴(117)의 표면에 형성된다. 그리고, 도 6에서 비정질실리콘막(119)의 두께를 얇게 형성하였기 때문에 반구형의 결정립들은 서로 떨어져 형성된다. 이렇게되면, 커패시터의 하부 전극 면적을 크게 할 수 있어 커패시턴스를 증가시킬 수 있다.The HSG-Si film 121 is formed on the bottom and inner walls of the trench 115, the surface of the plug 113, and the surface of the mold layer pattern 117. In FIG. 6, since the thickness of the amorphous silicon film 119 is thin, hemispherical crystal grains are formed to be separated from each other. In this case, the area of the lower electrode of the capacitor can be increased, thereby increasing the capacitance.
도 7을 참조하면, 트랜치(115)의 바닥 및 내벽, 플러그(113)의 표면 및 몰드막 패턴(117)의 표면에 형성된 HSG-Si막(121) 상에 도전막(123)을 형성한다. 상기 도전막(123)은 서로 떨어져 있는 HSG-Si막(121)들 사이를 채운다. 결과적으로, HSG-Si막(121)과 도전막(123)으로 요철구조의 실린더형 커패시터 하부 전극을 구성한다. 상기 도전막(123)은 상기 실린더형 하부 전극이 요철구조를 갖도록 300Å의 얇은 두께로 구성한다. 상기 도전막(123)은 불순물이 도핑된 폴리실리콘막, 금속막 또는 금속 합금막으로 형성한다. 상기 도전막(123)을 불순물이 도핑된 폴리실리콘막으로 형성할 경우 후에 MIS(metal insulator semiconductor) 커패시터가 형성되며, 상기 도전막(123)을 금속막 또는 금속 합금막으로 형성할 경우 후에 MIM(metal insulator Metal) 커패시터가 형성된다. 상기 비정질실리콘막(119)을 HSG-Si막(121)으로 변경하는 공정과, 상기 HSG-Si막(121)을 감싸도록 도전막(123)을 형성하는 공정은 고진공상태에서 연속적으로 수행할 수 있다. 계속하여, 상기 도전막(123) 상에 유전막(125)을 형성한다.Referring to FIG. 7, a conductive film 123 is formed on the HSG-Si film 121 formed on the bottom and inner walls of the trench 115, the surface of the plug 113, and the surface of the mold layer pattern 117. The conductive layer 123 fills in spaces between the HSG-Si layers 121 that are separated from each other. As a result, the HSG-Si film 121 and the conductive film 123 form a cylindrical capacitor lower electrode having an uneven structure. The conductive film 123 is configured to have a thin thickness of 300 Å so that the cylindrical lower electrode has an uneven structure. The conductive film 123 is formed of a polysilicon film, a metal film, or a metal alloy film doped with impurities. When the conductive layer 123 is formed of a polysilicon layer doped with impurities, a metal insulator semiconductor (MIS) capacitor is formed later. When the conductive layer 123 is formed of a metal layer or a metal alloy layer, a MIM metal insulator Metal) A capacitor is formed. The process of changing the amorphous silicon film 119 into the HSG-Si film 121 and the process of forming the conductive film 123 to surround the HSG-Si film 121 may be continuously performed in a high vacuum state. have. Subsequently, a dielectric film 125 is formed on the conductive film 123.
도 8 및 도 9를 참조하면, 상기 트랜치(115)를 채우도록 상기 유전막(125) 상에 희생막(127)을 형성한다. 상기 희생막(127)은 실리콘 산화막 또는 포토레지스트를 이용하여 형성한다. 계속하여, 상기 몰드막 패턴(117)의 표면을 식각 저지점으로 하여 상기 희생막(127)을 평탄화한다. 이렇게 되면, 희생막(127)은 트랜치(115) 내에만 형성되며, 상기 몰드막 패턴(117)의 표면 상에 형성되어 있던HSG-Si막(121), 도전막(123) 및 유전막(125)은 식각된다. 이에 따라, 셀 별로 요철구조의 실린더형 커패시터의 하부 전극의 형성된다.8 and 9, a sacrificial layer 127 is formed on the dielectric layer 125 to fill the trench 115. The sacrificial film 127 is formed using a silicon oxide film or a photoresist. Subsequently, the sacrificial layer 127 is planarized by using the surface of the mold layer pattern 117 as an etch stop. In this case, the sacrificial layer 127 is formed only in the trench 115, and the HSG-Si layer 121, the conductive layer 123, and the dielectric layer 125 formed on the surface of the mold layer pattern 117. Is etched. Accordingly, the lower electrode of the cylindrical capacitor having the uneven structure is formed for each cell.
계속하여, 도 1을 참조하면, 상기 트랜치(115) 내에 형성된 희생막(127)을 제거한다. 이어서, 상기 유전막(125) 상에 상부 전극(129)을 형성하여 커패시터를 형성한다. 결과적으로, HSG-Si막(121)과 도전막(123)으로 구성된 요철구조의 실린더형 커패시터 하부 전극, 유전막(125) 및 상부 전극(129)으로 커패시터가 완성된다.1, the sacrificial layer 127 formed in the trench 115 is removed. Subsequently, an upper electrode 129 is formed on the dielectric layer 125 to form a capacitor. As a result, the capacitor is completed with the cylindrical capacitor lower electrode, the dielectric film 125 and the upper electrode 129 having an uneven structure composed of the HSG-Si film 121 and the conductive film 123.
도 10은 종래 기술에 의한 반도체 메모리 소자의 커패시터의 확대도이다.10 is an enlarged view of a capacitor of a semiconductor memory device according to the prior art.
구체적으로, 참조번호 10은 몰드막 패턴이고, 참조번호 12 및 14는 각각 폴리실리콘막 및 HSG-Si막으로 커패시터의 하부 전극이고, 참조번호 16 및 18은 각각 유전막 및 커패시터 상부 전극을 나타낸다.Specifically, reference numeral 10 denotes a mold film pattern, reference numerals 12 and 14 denote polysilicon films and HSG-Si films, respectively, and reference numerals 16 and 18 denote dielectric films and capacitor upper electrodes, respectively.
종래의 반도체 메모리 소자의 커패시터는 폴리실리콘막(12) 상에 HSG-Si막(14)이 형성되어 있다. 따라서, 폴리실리콘막(12) 및 HSG-Si막(14)으로 실린더형 커패시터 하부 전극을 형성할 경우, 몰드막 패턴(10)부터 유전막(16) 간의 두께가 60-70nm로 두꺼워 이웃하는 HSG-Si막(14)의 반구형의 그레인들이 서로 엉겨 붙어 버리는 문제점이 있다. 더하여, 종래의 반도체 메모리 소자의 커패시터는 유전막(16)을 형성하기 전에 HSG-Si막(14)이 노출되어 있어 유전막(16) 형성전의 세정공정에서 HSG-Si막(14)의 반구형의 그레인들이 폴리실리콘막의 벽에서 떨어져 나올 수 있다. 그리고, 도 10의 "A"로 표시한 부분에서 구조적으로 반도체 메모리 소자의 동작시 강전계가 형성되어 유전막(16)의 신뢰성에 문제가 생기게 된다.In the capacitor of the conventional semiconductor memory device, the HSG-Si film 14 is formed on the polysilicon film 12. Therefore, when the cylindrical capacitor lower electrode is formed of the polysilicon film 12 and the HSG-Si film 14, the thickness between the mold film pattern 10 and the dielectric film 16 is 60-70 nm so that the neighboring HSG- There is a problem that hemispherical grains of the Si film 14 are entangled with each other. In addition, in the capacitor of the conventional semiconductor memory device, the HSG-Si film 14 is exposed before the dielectric film 16 is formed, so that the hemispherical grains of the HSG-Si film 14 are removed in the cleaning process before the dielectric film 16 is formed. It may come off the wall of the polysilicon film. In addition, a strong electric field is formed during the operation of the semiconductor memory device structurally at a portion indicated by “A” in FIG. 10, resulting in a problem in the reliability of the dielectric film 16.
도 11 및 도 12는 본 발명에 의한 반도체 메모리 소자의 커패시터의 확대도이다.11 and 12 are enlarged views of capacitors of the semiconductor memory device according to the present invention.
구체적으로, 도 11 및 도 12에서 도 1 내지 도 9와 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 반도체 메모리 소자의 커패시터는 몰드막 패턴(117) 상에 바로 HSG-Si막(121)이 형성되어 있고, 상기 HSG-Si막(121)을 감싸면서 도전막(123)이 형성되어 있다. 다만, 도 11은 도전막(123)을 폴리실리콘막으로 구성하여 MIS 커패시터를 나타낸 것이고, 도 12는 도전막(123)을 금속막으로 구성하여 MIM 커패시터를 나타낸 것이다. 특히, 본 발명의 반도체 메모리 소자의 커패시터는 MIM 커패시터를 구성할 수 있어 커패시턴스를 크게 향상시킬 수 있다.Specifically, in FIGS. 11 and 12, the same reference numerals as used in FIGS. 1 to 9 denote the same members. In the capacitor of the semiconductor memory device of the present invention, the HSG-Si film 121 is formed directly on the mold film pattern 117, and the conductive film 123 is formed while surrounding the HSG-Si film 121. . 11 illustrates the MIS capacitor by configuring the conductive film 123 as a polysilicon film, and FIG. 12 illustrates the MIM capacitor by configuring the conductive film 123 as a metal film. In particular, the capacitor of the semiconductor memory device of the present invention can form a MIM capacitor can greatly improve the capacitance.
그리고, 본 발명의 반도체 메모리 소자의 커패시터는 HSG-Si막(123) 및 도전막(123)으로 실린더형 커패시터 하부 전극을 형성한다. 따라서, 몰드막 패턴(117)부터 유전막(125) 간의 두께가 45-55nm로 얇아 이웃하는 HSG-Si막의 반구형 그레인들이 서로 엉겨 붙는 종래의 문제점을 해결할 수 있다. 더하여, 본 발명의 반도체 메모리 소자의 커패시터는 유전막(125)을 형성하기 전에 HSG-Si막(121)이 도전막(123)으로 인해 노출되어 있지 않기 때문에 종래와 다르게 유전막(125) 형성전의 세정공정에서 HSG-Si막(121)의 반구형 그레인들이 떨어져 나오지 않는다. 또한, 본 발명의 반도체 메모리 소자의 커패시터는 도 11 및 도 12의 "B"로 표시한 부분에서 동작시 강전계가 형성되지 않아 유전막(125)의 신뢰성 문제가 발생하지 않는다.The capacitor of the semiconductor memory device of the present invention forms a cylindrical capacitor lower electrode using the HSG-Si film 123 and the conductive film 123. Accordingly, the conventional problem that the hemispherical grains of neighboring HSG-Si films are entangled with each other because the thickness between the mold layer pattern 117 and the dielectric layer 125 is 45-55 nm is thin. In addition, since the HSG-Si film 121 is not exposed by the conductive film 123 before the dielectric film 125 is formed, the capacitor of the semiconductor memory device of the present invention is washed before the dielectric film 125 is formed. The hemispherical grains of the HSG-Si film 121 do not come off. In addition, the capacitor of the semiconductor memory device of the present invention does not form a strong electric field during operation in the portions indicated by "B" of FIGS. 11 and 12, so that the reliability problem of the dielectric film 125 does not occur.
상술한 바와 같이 본 발명의 반도체 메모리 소자의 커패시터는 HSG-Si막 및 상기 HSG-Si막을 감싸는 도전막으로 요철 구조의 실린더형 하부 전극을 포함한다. 특히, 상기 도전막을 금속막 또는 금속 합금막으로 구성할 경우 MIM 커패시터를 만들어져 커패시턴스를 크게 향상시킬 수 있다.As described above, the capacitor of the semiconductor memory device of the present invention includes an HSG-Si film and a cylindrical lower electrode having an uneven structure as a conductive film surrounding the HSG-Si film. In particular, when the conductive film is composed of a metal film or a metal alloy film, a MIM capacitor may be made to greatly improve capacitance.
본 발명의 반도체 메모리 소자의 커패시터는 HSG-Si막 및 상기 HSG-Si막을 감싸는 도전막으로 요철 구조의 실린더형 하부 전극을 구성하기 때문에 이웃하는 HSG-Si막의 반구형 그레인들이 서로 엉겨 붙지 않는다.Since the capacitor of the semiconductor memory device of the present invention constitutes the HSG-Si film and the conductive film surrounding the HSG-Si film, and forms a cylindrical lower electrode of the uneven structure, the hemispherical grains of neighboring HSG-Si films do not get stuck together.
본 발명의 반도체 메모리 소자의 커패시터는 유전막을 형성하기 전에 HSG-Si막이 도전막으로 인해 노출되어 있지 않기 때문에 세정공정시 HSG-Si막의 반구형 그레인들이 떨어져 나오지 않는다.In the capacitor of the semiconductor memory device of the present invention, since the HSG-Si film is not exposed by the conductive film before the dielectric film is formed, the hemispherical grains of the HSG-Si film do not come off during the cleaning process.
그리고, 본 발명의 반도체 메모리 소자의 커패시터는 구조적으로 HSG-Si막과 유전막과의 계면간에 동작시 강전계를 형성하지 않아 유전막의 신뢰성을 향상시킬 수 있다.In addition, the capacitor of the semiconductor memory device of the present invention can improve the reliability of the dielectric film without structurally forming a strong electric field when operating between the interface between the HSG-Si film and the dielectric film.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087106A KR20030056805A (en) | 2001-12-28 | 2001-12-28 | Capacitor of semiconductor memory device having uneven cylindrical lower electrode and formation method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010087106A KR20030056805A (en) | 2001-12-28 | 2001-12-28 | Capacitor of semiconductor memory device having uneven cylindrical lower electrode and formation method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030056805A true KR20030056805A (en) | 2003-07-04 |
Family
ID=32214964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010087106A KR20030056805A (en) | 2001-12-28 | 2001-12-28 | Capacitor of semiconductor memory device having uneven cylindrical lower electrode and formation method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030056805A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100703655B1 (en) * | 2005-09-14 | 2007-04-06 | 주식회사 아이피에스 | Structure of Vacuum Chamber |
| US7298002B2 (en) | 2004-06-24 | 2007-11-20 | Elpida Memory Inc. | Hemispherical silicon grain capacitor with variable grain size |
| KR100861356B1 (en) * | 2002-02-25 | 2008-10-01 | 주식회사 하이닉스반도체 | Method for fabricating capacitor in semiconductor devices |
-
2001
- 2001-12-28 KR KR1020010087106A patent/KR20030056805A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861356B1 (en) * | 2002-02-25 | 2008-10-01 | 주식회사 하이닉스반도체 | Method for fabricating capacitor in semiconductor devices |
| US7298002B2 (en) | 2004-06-24 | 2007-11-20 | Elpida Memory Inc. | Hemispherical silicon grain capacitor with variable grain size |
| KR100703655B1 (en) * | 2005-09-14 | 2007-04-06 | 주식회사 아이피에스 | Structure of Vacuum Chamber |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7282405B2 (en) | Semiconductor memory device and method for manufacturing the same | |
| JP2617049B2 (en) | Method for manufacturing highly integrated semiconductor memory device | |
| JPH05267614A (en) | Manufacture of vertical parallel cell capacitor having memory node capacitor plate with center fin for electric connection between parallel rings | |
| JP2001189438A (en) | Semiconductor memory device and manufacturing method therefor | |
| CN1967809B (en) | Method for manufacturing capacitor | |
| JP3640763B2 (en) | Manufacturing method of capacitor of semiconductor memory device | |
| US6291850B1 (en) | Structure of cylindrical capacitor electrode with layer of hemispherical grain silicon | |
| KR100317972B1 (en) | Method of manufacturing capacitor in semiconductor integrated circuit and capacitor fabricated thereby | |
| US6448146B1 (en) | Methods of manufacturing integrated circuit capacitors having hemispherical grain electrodes | |
| US6300192B1 (en) | Method for fabricating a DRAM cell capacitor using hemispherical grain (HSG) silicon | |
| KR20000002888A (en) | Production method of capacitor of semiconductor memory device | |
| KR100341654B1 (en) | Semiconductor memory device and manufacturing method thereof | |
| KR100268412B1 (en) | A method of fabricating capacitor for semiconductor memory device | |
| KR20030056805A (en) | Capacitor of semiconductor memory device having uneven cylindrical lower electrode and formation method thereof | |
| US6207496B1 (en) | Method of forming capacitor of semiconductor device | |
| KR20010108963A (en) | DRAM device having fence surrounding cell aray region and manufacturing method thereof | |
| US5973350A (en) | Stacked capacitor structure for high density DRAM cells | |
| KR100338959B1 (en) | Method for fabricating a lower plate for a capacitor of semiconductor device | |
| KR100213211B1 (en) | Manufacturing method of large scale integrated memory devices | |
| KR100415541B1 (en) | Capacitor in semiconductor device and Method for fabricating the same | |
| KR0168343B1 (en) | Storage electrode fabrication method having hemispherical grain | |
| KR20020014575A (en) | Method for manufacturing capacitor of semiconductor device | |
| KR0176267B1 (en) | Manufacture of semiconductor storage device | |
| KR100442783B1 (en) | method for fabricating capacitor | |
| KR0165382B1 (en) | Capacitor fabrication method of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |