KR20030056795A - Method for Forming Metal Line in Dual Damascene Structure - Google Patents
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Abstract
Description
본 발명은 금속 배선의 제조 방법 관한 것으로 특히, 1가 구리(I) 전구체와2가 구리(Ⅱ) 전구체를 동시에 이용하여 싸이클릭(cyclic)하게 화학 기상 증착 공정을 수행하여 스텝 커버리지(step coverage) 특성을 향상시킨 듀얼 다머신(dual damascene) 구조의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a metal wiring. In particular, step coverage is performed by performing a cyclic chemical vapor deposition process using a monovalent copper (I) precursor and a divalent copper (II) precursor simultaneously. The present invention relates to a method of forming a metal wiring having a dual damascene structure having improved characteristics.
이하, 종래의 금속 배선 형성 방법을 설명하면 다음과 같다.Hereinafter, a conventional metal wiring forming method will be described.
기판상에 콘택 식각 방지막, 제 1 절연막, 트렌치 식각 방지막, 제 2 절연막을 차례로 증착한다.A contact etch stop film, a first insulating film, a trench etch stop film, and a second insulating film are sequentially deposited on the substrate.
상기 트렌치 식각 방지막을 엔드 포인트(end point)로 하여 제 2 절연막을 선택적으로 제거하여 트렌치를 형성한다.The trench is formed by selectively removing the second insulating layer using the trench etch stop layer as an end point.
이어, 상기 콘택 식각 방지막을 엔드 포인트로 하여 제 1 절연막을 선택적으로 제거하여 콘택 영역을 형성한다.Subsequently, the first insulating layer is selectively removed using the contact etch stop layer as an end point to form a contact region.
상기 트렌치 및 콘택 영역 내부에 식각 방지막을 표면에 증착하고, 금속을 매립한다.An etch stop layer is deposited on the surface of the trench and the contact region, and the metal is buried.
이 때, 금속 매립 방식은 상기 트렌치 및 콘택 영역을 모두 매립시킬 정도로 충분히 상기 제 2 절연막 상에 금속을 증착하고, 상기 제 2 절연막 표면을 엔드 포인트로 하여 평탄화하여 진행한다.In this case, the metal filling method deposits the metal on the second insulating film sufficiently to fill both the trench and the contact region, and flattens the metal using the second insulating film surface as an end point.
그러나, 상기와 같은 종래의 금속 배선 형성 방법은 다음과 같은 문제점이 있다.However, the conventional metal wiring forming method as described above has the following problems.
도 1은 종래의 콘택 영역 내부에 구리 박막 증착한 후의 개략적인 단면도이다.1 is a schematic cross-sectional view after depositing a copper thin film inside a conventional contact region.
도 1과 같이, 종래의 콘택 영역 내부에 구리 박막을 증착하는 것은 상기 콘택 영역을 구리 배선으로 매립시킬 때 일어나는 현상이며, 이와 같이, 구리 박막을 형성하는 이유는 상기 구리 박막을 씨드층으로 하여 이후의 구리 배선 공정을 완료하기 위함이다.As shown in FIG. 1, the deposition of a copper thin film in a conventional contact region is a phenomenon occurring when the contact region is buried in a copper wiring. Thus, the reason for forming the copper thin film is to use the copper thin film as a seed layer. This is to complete the copper wiring process.
이 때, 증착 방식은 화학 기상 증착(Chemical Vapor Deposition) 방법으로 단일형의 구리 전구체를 이용하여 증착한다.In this case, the deposition method is a chemical vapor deposition (Chemical Vapor Deposition) method using a single copper precursor is deposited.
일반적으로 구리 전구체는, 크게 1가 구리(Ⅱ) 전구체와 2가 구리(Ⅱ) 전구체로 나뉘며, 증착되는 조건이 각각 상이하다. 상기 1가 구리(I) 전구체는 저온(70 내지 200℃) 증착이 가능하고 상기 2가 구리(Ⅱ) 전구체는 고온(150 내지 400℃) 증착이 가능하다.In general, the copper precursor is largely divided into a monovalent copper (II) precursor and a divalent copper (II) precursor, and the deposition conditions are different. The monovalent copper (I) precursor may be deposited at low temperature (70 to 200 ° C.) and the divalent copper (II) precursor may be deposited at high temperature (150 to 400 ° C.).
그러나, 1가 구리(I) 전구체는 열적 안정성이 떨어지는 문제점이 있다.However, the monovalent copper (I) precursor has a problem of poor thermal stability.
또한, 2가 구리(Ⅱ) 전구체는 열적으로 안정하나 박막 내에 불순물을 다량 함유하여 박막의 비저항이 높고 고온에서 증착이 가능하기 때문에 박막의 스텝 커버리지(step coverage) 특성이 열악하다는 문제점이 있다. 따라서, 소자가 고집적화됨에 따라 종래 2가 구리(Ⅱ) 전구체에 의한 구리 박막 증착은 깊고 좁은 콘택과 콘택 영역에서 우수한 스텝 커버리지 특성을 얻기 어렵고 소자의 신뢰성 향상에 문제가 있었다.In addition, since the bivalent copper (II) precursor is thermally stable but contains a large amount of impurities in the thin film, the thin film has a high resistivity and is capable of being deposited at a high temperature, resulting in poor step coverage characteristics of the thin film. Therefore, as the device is highly integrated, the conventional copper thin film deposition by the bivalent copper (II) precursor has difficulty in obtaining excellent step coverage characteristics in deep and narrow contacts and contact regions, and improves the reliability of the device.
즉, 1가 구리 전구체나 2가 구리 전구체, 2형의 전구체 모두 단일형으로 구성하게 되면 안정적인 금속 배선을 형성하지 못한다는 문제점이 있다.That is, when monovalent copper precursors, divalent copper precursors, or precursors of type 2 are formed in a single type, there is a problem in that a stable metal wiring cannot be formed.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 1가 구리(I)전구체와 2가 구리(Ⅱ) 전구체를 동시에 이용하여 싸이클릭(cyclic)하게 화학 기상 증착 공정을 수행하여 스텝 커버리지(step coverage) 특성을 향상시킨 듀얼 다머신(dual damascene) 구조의 금속 배선 형성 방법을 제공하는 데, 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. Step coverage is performed by performing a chemical vapor deposition process cyclically using a monovalent copper (I) precursor and a divalent copper (II) precursor simultaneously. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming metal wirings having a dual damascene structure having improved coverage.
도 1은 종래의 콘택 영역 내부에 구리 박막 증착한 후의 개략적인 단면도1 is a schematic cross-sectional view after depositing a copper thin film inside a conventional contact region
도 2a 내지 도 2d는 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법을 나타낸 공정 단면도2A to 2D are cross-sectional views illustrating a method for forming a metal wiring of the dual damascene structure of the present invention.
도 3은 본 발명의 구리 박막 증착법으로 구리 박막을 콘택 영역 내부에 증착한 후의 개략적인 단면도Figure 3 is a schematic cross-sectional view after depositing a copper thin film inside the contact region by the copper thin film deposition method of the present invention
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
21 : 기판 22 : 콘택 식각 방지막21 substrate 22 contact etch stopper
23 : 제 1 절연막 24 : 트렌치 식각 방지막23: first insulating film 24: trench etching prevention film
25 : 제 2 절연막 26 : 확산 방지막25: second insulating film 26: diffusion barrier film
27 : 제 1 구리 박막 28 : 제 2 구리 박막27: first copper thin film 28: second copper thin film
29 : 금속 30 : 금속 확산 방지막29: metal 30: metal diffusion barrier
상기와 같은 목적을 달성하기 위한 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은, 기판상에 증착된 층간 절연막을 듀얼 다머신 구조로 제거하여 하부 금속 배선과의 콘택 영역 및 트렌치를 형성하는 단계와, 상기 콘택 영역 및 트렌치 내부에 확산 방지막을 증착하는 단계와, 상기 확산 방지막 상에 1가 구리(Ⅰ) 전구체의 제 1 구리 박막을 증착하고, 계속하여 2가 구리(Ⅱ) 전구체의 제 2 구리 박막을 증착하는 단계와, 상기 제 1, 제 2 구리 박막을 씨드층으로 하여 상기 콘택 영역 및 트렌치 내부를 금속으로 매립하는 단계를 포함하여 구성됨을 특징으로 한다.In order to achieve the above object, a method of forming a metal wiring having a dual damascene structure of the present invention includes forming a contact region and a trench with a lower metal wiring by removing an interlayer insulating film deposited on a substrate with a dual damascene structure. And depositing a diffusion barrier film in the contact region and the trench, depositing a first copper thin film of monovalent copper (I) precursor on the diffusion barrier, and then continuing the second of the bivalent copper (II) precursor. And depositing a copper thin film, and filling the contact region and the inside of the trench with a metal using the first and second copper thin films as seed layers.
이하, 첨부된 도면을 참조하여 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail a metal wiring forming method of the dual damascene structure of the present invention.
도 2a 내지 도 2d는 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법을 나타낸 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method for forming a metal wiring of the dual damascene structure of the present invention.
도 2a와 같이, 기판 상에 층간 절연막을 증착하고 이를 선택적으로 제거하여 듀얼 다머신 구조의 콘택 영역 및 트렌치를 형성한다.As shown in FIG. 2A, an interlayer insulating film is deposited on the substrate and selectively removed to form contact regions and trenches of the dual damascene structure.
이를 자세히 설명하면 다음과 같다.This will be described in detail as follows.
먼저, 기판(21)상에 콘택 식각 방지막(22), 제 1 절연막(23), 트렌치 식각 방지막(24), 제 2 절연막(25)을 차례로 증착한다.First, the contact etch stop layer 22, the first insulating layer 23, the trench etch stop layer 24, and the second insulating layer 25 are sequentially deposited on the substrate 21.
상기 트렌치 식각 방지막(24)을 엔드 포인트(end point)로 하여 제 2 절연막(25)을 선택적으로 제거하여 트렌치를 형성한다.A trench is formed by selectively removing the second insulating layer 25 using the trench etch stop layer 24 as an end point.
이어, 상기 콘택 식각 방지막(22)을 엔드 포인트로 하여 제 1 절연막(23)을 선택적으로 제거하여 콘택 영역을 형성한다.Subsequently, the first insulating layer 23 is selectively removed using the contact etch stop layer 22 as an end point to form a contact region.
이어, 상기 콘택 영역 및 트렌치 표면에 확산 방지막(26)을 증착한다. 이러한 확산 방지막(26)은 콘택 영역 및 트렌치 내부에 채워지는 배선이 제 1 절연막(23) 또는 제 2 절연막(25)과 같은 층간 절연막으로 확산되는 현상을 방지하기 위해서 증착하는 것이다.Next, a diffusion barrier 26 is deposited on the contact region and the trench surface. The diffusion barrier 26 is deposited in order to prevent a phenomenon in which wirings filled in the contact region and the trench are diffused into an interlayer insulating layer such as the first insulating layer 23 or the second insulating layer 25.
도 2b와 같이, 상기 확산 방지막(26) 상에 각각 1가 구리 전구체를 저온에서 균일하게 제 1 구리 박막(27)으로 형성하고, 이어, 상기 제 1 구리 박막(27)을 씨드층으로 하여 2가 구리 전구체 성분의 제 2 구리 박막(28)을 증착한다.As shown in FIG. 2B, monovalent copper precursors are uniformly formed on the diffusion barrier layer 26 as the first copper thin film 27 at low temperature, and then the first copper thin film 27 is used as a seed layer. A second copper thin film 28 of copper precursor component is deposited.
상기 제 1, 제 2 구리 박막(27, 28)의 증착은 동일한 반응기에 1가 구리 전구체 및 2가 구리 전구체를 각각 연결시켜 히터를 통해 내부 온도를 조절함으로써 연속적으로 증착하여 진행하거나, 각각 1가 구리 전구체, 2가 구리 전구체에 해당 반응기를 별도로 연결하여 같은 방법으로 조절함으로써 진행한다.The deposition of the first and second copper thin films 27 and 28 may be performed by continuously depositing the monovalent copper precursor and the divalent copper precursor by connecting the respective precursors to the same reactor and controlling the internal temperature through a heater, or monovalent each. Proceed by controlling the same method by connecting the reactor to the copper precursor, bivalent copper precursor separately.
이 때, 상기 반응기가 0.01 내지 100 Torr의 압력과, 1 내지 5000sccm의 Ar, N2, H2의 수송 가스 분위기의 조건을 취한 상태에서 확산 방지막(26)상에 제 1, 제2 구리 박막(27, 28)을 증착한다.At this time, the first and second copper thin films (2) on the diffusion barrier 26 under the condition that the reactor is subjected to a pressure of 0.01 to 100 Torr and a transport gas atmosphere of Ar, N 2 , H 2 of 1 to 5000 sccm. 27, 28).
또한, 상기 반응기는 제 1 구리 박막(27)을 증착시킬 때는 70 내지 200℃의 온도에서, 50 내지 500Å의 두께로 증착시키며, 제 2 구리 박막(28)을 증착시킬 때는 150 내지 300℃의 온도에서 수소 환원 반응을 시켜 50 내지 5000Å의 두께로 증착한다.In addition, the reactor deposits a thickness of 50 to 500 kPa at a temperature of 70 to 200 ° C. when depositing the first copper thin film 27, and a temperature of 150 to 300 ° C. when depositing the second copper thin film 28. Hydrogen reduction reaction at to deposit a thickness of 50 to 5000Å.
상기 반응기는 상기 제 2 구리 박막(28)을 증착시킬 때, 상기 제 1 구리 박막(27)을 증착시킬 때보다 고온으로 유지되어야 한다. 별도의 반응기로 각각의 구리 박막(27, 28)을 증착시에는 각 반응기가 상기 설명한 각각의 증착 온도(1가 구리 전구체는 70 내지 200℃, 2가 구리 전구체는 150 내지 400℃)를 유지하여 증착 공정을 진행한다.The reactor should be maintained at a higher temperature when depositing the second copper thin film 28 than when depositing the first copper thin film 27. When depositing the respective copper thin films 27 and 28 in separate reactors, each reactor maintains the respective deposition temperatures described above (70 to 200 ° C for monovalent copper precursor and 150 to 400 ° C for divalent copper precursor). Proceed with the deposition process.
상기 1가 구리 전구체가 제 1 구리 박막으로 증착되는 과정을 화학식으로 표현하면 다음과 같다.The process of depositing the monovalent copper precursor into the first copper thin film is expressed as follows.
2(HFAC)Cu(I)L -> Cu + Cu(Ⅱ)(HFAC)2+ 2L2 (HFAC) Cu (I) L-> Cu + Cu (II) (HFAC) 2 + 2L
여기서 L(neutral ligund)은 중성의 리건드이며, VCH(VinylCycloHexane) 또는 DMP(3, 3-dimetyl-1-butane) 등의 성분이다.Here, L (neutral ligund) is a neutral ligand and is a component such as VCH (VinylCycloHexane) or DMP (3, 3-dimetyl-1-butane).
이와 같이, 상기 1가 구리 전구체가 구리로 환원되어 확산 방지막(26)상으로 증착되는 것이다.As such, the monovalent copper precursor is reduced to copper and deposited onto the diffusion barrier layer 26.
상기 2가 구리 전구체가 제 2 구리 박막으로 증착되는 과정을 화학식으로 표면하면 다음과 같다.The surface of the bivalent copper precursor deposited on the second copper thin film by the chemical formula is as follows.
2(HFAC)Cu(Ⅱ)2+ H2-> 2Cu + 2(HFAC)H2 (HFAC) Cu (II) 2 + H 2- > 2Cu + 2 (HFAC) H
마찬가지로, 2가 구리 전구체가 구리로 환원되어 상기 제 1 구리 박막(27)에 증착된다.Similarly, a bivalent copper precursor is reduced to copper and deposited on the first copper thin film 27.
상기 화학식처럼 각각의 구리 전구체가 구리로 환원되기 위해서는 상기에서 설명한 반응기의 공정 조건이 요구된다.As described above, in order to reduce each copper precursor to copper, process conditions of the reactor described above are required.
이와 같이, 1가 구리 전구체를 이용하여 저온에서 균일한 제 1 구리 박막을 형성하며, 이어 고온에서 2가 구리 전구체 성분의 제 2 구리 박막을 증착함으로써, 구리 박막간의 접합력을 향상시키고 스텝 커버리지가 우수한 구리 박막을 얻을 수 있다. 또한, 상기 제 1 구리 박막이 제 2 구리 박막의 씨드 층으로 작용하므로, 제 2 구리 박막의 성장 잠복기(incubation time)를 줄일수 있다.As such, a uniform first copper thin film is formed at a low temperature using a monovalent copper precursor, and then a second copper thin film of a bivalent copper precursor component is deposited at a high temperature, thereby improving bonding strength between the copper thin films and providing excellent step coverage. A copper thin film can be obtained. In addition, since the first copper thin film serves as a seed layer of the second copper thin film, growth incubation time of the second copper thin film can be reduced.
도 2c와 같이, 금속(29)을 상기 제 2 절연막(25) 상부 표면을 엔드 포인트로 하여 평탄화하여 금속 배선(29a)을 형성한다.As shown in FIG. 2C, the metal 29 is planarized using the upper surface of the second insulating film 25 as an end point to form the metal wiring 29a.
도 2d와 같이, 상기 제 2 절연막(25) 상에 금속 확산 방지막(30)을 증착한다.As shown in FIG. 2D, a metal diffusion barrier 30 is deposited on the second insulating layer 25.
도면에 제시한 본 발명의 실시례에서는 상기 금속(29)을 구리로 사용하여 상기 금속(29)과 씨드층으로 이용되는 제 1, 제 2 구리 박막(27, 28)과의 접촉 저항을 줄이도록 한다.In the embodiment of the present invention shown in the drawings, the metal 29 is used as copper to reduce the contact resistance between the metal 29 and the first and second copper thin films 27 and 28 used as the seed layer. do.
본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은 1가 구리 전구체와 2가 구리 전구체를 동시에 이용하여 싸이클릭(cyclic) 화학 기상 증착(CVD) 공정을수행함으로써 각 구리 전구체의 단점을 보완하고, 스텝 커버리지가 우수하며 접합력이 우수한 박막을 제조할 수 있게 한다.The method of forming a metal wiring of the dual damascene structure of the present invention compensates for the disadvantages of each copper precursor by performing a cyclic chemical vapor deposition (CVD) process using a monovalent copper precursor and a divalent copper precursor simultaneously. It makes it possible to produce thin films with good step coverage and excellent bonding.
도 3은 본 발명의 구리 박막 증착법으로 구리 박막을 콘택 영역 내부에 증착한 후의 개략적인 단면도이다.3 is a schematic cross-sectional view after depositing a copper thin film inside a contact region by the copper thin film deposition method of the present invention.
도 3과 같이 1가 구리 전구체와 2가 구리 전구체를 연속적으로 증착하게 되면 콘택 내부의 표면에 스텝 커버리지가 높고, 접합성이 좋게 구리 박막이 증착되게 된다.As shown in FIG. 3, when the monovalent copper precursor and the divalent copper precursor are continuously deposited, the copper thin film is deposited on the surface of the contact with high step coverage and good adhesion.
상기에서 설명한 바와 같이 제 1, 제 2 구리 박막을 씨드층으로 하여 금속 배선을 증착하는 방법과는 별개로 제 1, 제 2 구리 박막을 연속적으로 증착하는 방식을 반복하여 콘택 영역 및 트렌치를 매립할 수 방법도 있다. 이 때는 별개의 공정으로 진행되었던 구리 배선(상기에서는 금속 배선으로 설명) 증착 공정이 생략되는 것이다.As described above, the method of repeatedly depositing the first and second copper thin films in order to fill the contact regions and the trenches is performed separately from the method of depositing the metal wirings using the first and second copper thin films as the seed layer. There is also a way. In this case, the copper wiring (described above as the metal wiring) deposition process, which has been performed as a separate process, is omitted.
본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은 반도체 소자 제조 BEOL(Back End Of Line) 공정 중에서 구리 박막을 제조하는 데 이용할 수 있다.The method of forming a metal wire having a dual damascene structure of the present invention can be used to manufacture a copper thin film during a semiconductor device manufacturing back end of line (BEOL) process.
상기와 같은 본 발명의 듀얼 다머신 구조의 금속 배선 형성 방법은 다음과 같은 효과가 있다.The metal wiring forming method of the dual damascene structure of the present invention as described above has the following effects.
단일형의 구리 전구체(1가 구리 전구체, 2가 구리 전구체)로서 구리 박막을 형성시 접착성이 스텝 커버리지 특성이 악화되는 문제점을 방지하고, 번갈아 1가, 2가 구리 전구체를 증착함으로써, 각각의 전구체의 문제점을 보완하여 구리 박막이생성되는 곳의 스텝 커버리지(step coverage-층덮임) 특성을 우수하게 할 수 있다.When forming a thin copper film as a single type of copper precursor (monovalent copper precursor, divalent copper precursor), the adhesiveness prevents the problem of deterioration of step coverage characteristics, and alternately deposits monovalent and divalent copper precursors, thereby making each precursor Complementing the problem may improve the step coverage (layer covering) characteristics of the place where the copper thin film is generated.
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KR100966928B1 (en) * | 2005-03-23 | 2010-06-29 | 도쿄엘렉트론가부시키가이샤 | Film forming apparatus and film forming method |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US6130161A (en) * | 1997-05-30 | 2000-10-10 | International Business Machines Corporation | Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity |
KR100333712B1 (en) * | 1999-06-24 | 2002-04-24 | 박종섭 | A method for forming damascene type metal wire in semiconductor device |
KR20010063028A (en) * | 1999-12-21 | 2001-07-09 | 이경수 | Method for forming copper interconnects |
JP4733804B2 (en) * | 2000-02-18 | 2011-07-27 | 富士通セミコンダクター株式会社 | Wiring formation method |
-
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- 2001-12-28 KR KR10-2001-0087094A patent/KR100447232B1/en active IP Right Grant
Cited By (1)
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---|---|---|---|---|
KR100966928B1 (en) * | 2005-03-23 | 2010-06-29 | 도쿄엘렉트론가부시키가이샤 | Film forming apparatus and film forming method |
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