KR20030055758A - 자동이득제어의 가변이득증폭회로 - Google Patents

Abstract

발명은 MOS 트랜지스터의 선형영역을 이용하여 이득을 유사지수함수로 구현하는 가변이득증폭회로에 관한 것으로, 전기신호를 입력받는 고정저항부; 고정저항부와 직렬연결되고 복수 개의 MOS 트랜지스터에 각각 다른 값의 제어전압을 인가하여 병렬로 연결한 가변저항부을 포함하므로, 지수함수의 특성을 가지지 않는 MOS 트랜지스터를 이용하여 구성이 간단해지고 면서도 간단한 구성으로 유사 지수함수를 구현할 수 있는 용이성을 갖는다. 또한, 별도의 지수함수 생성용 회로가 불필요하며 이에 따른 소모전력을 제거할 수 있는 장점을 갖는다.

Description

자동이득제어의 가변이득증폭회로{Variable gain amplifier circuitry in automatic gain control}

본 발명은 자동이득제어(AGC: automatic gain control)의 가변이득증폭기(VGA: variable gain amplifier)에 관한 것으로, 특히, MOS 트랜지스터의 선형영역을 이용하여 이득을 유사지수함수로 구현하는 가변이득증폭회로에 관한 것이다.

신호를 송수신하는데 있어서 신호의 크기는 송신단과 수신단의 거리 및 상태에 따라 변화가 심하다. 특히, 무선시스템에서는 다양한 종류의 파라미터에 의하여 신호의 변화가 더욱 심해지는데, 이러한 신호처리를 위해서는 신호의 크기를 변화시킬 수 있는 가변이득증폭기(VGA)가 요구된다.

일반적으로, 가변이득증폭기는 피드백 루프(feedback loop) 내에서 자동적으로 이득을 제어하도록 구성되는데, 이를 자동이득제어(AGC)라 한다. 가변이득의 제어는 제어전압(control voltage)에 대하여 이득이 지수함수적으로 변하는 것이 바람직하다. 왜냐하면, 자동이득제어 피드백 루프의 과도응답(transient response)과 정상상태에 이르는 시간(settling time)이 균일하게 보장되고, 로그(logarithmic)함수로 표현되는 데시벨(dB)이 이득의 기준으로 사용되므로 설계가 용이하기 때문이다.

도 1의 (a) 및 (b)는 각각 바이폴라(bipolar) 트랜지스터와 MOS 트랜지스터의 특성 회로도를 나타내는 도면이다.

현재 보편화된 반도체 공정에서는 바이폴라(bipolar) 트랜지스터와 금속산화막(MOS) 전계효과 트랜지스터가 사용되는데, 수학식 1과 같이 바이폴라 트랜지스터의 출력전류(I_C)가 입력전압(V_BE)의 지수함수적 특성을 갖는데 대하여, MOS 트랜지스터의 출력전류(I_D)는 수학식2와 같이 동작 영역에 따라 입력전압(V_GS)과 문턱전압(V_T)과 차이의 제곱함수 또는 선형함수의 특성을 갖는다.

그러므로, 지수함수의 특성을 갖는 바이폴라 트랜지스터와는 달리, 제곱함수와 선형함수의 특성을 갖는 MOS 트랜지스터는 그 자체로 지수함수를 구현하는데 어려움이 있다. 지수함수의 구현은 MOS 트랜지스터 공정의 특성에 의해 얻을 수 있는 기판 바이폴라 트랜지스터를 이용하여 달성될 수 있는데, 이 경우에는 바이폴라 트랜지스터의 지수함수적으로 변화는 전류에 의해 이득의 변화율이 넓을수록 소모 전류가 급격히 증가하는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 상기 문제점들을 해결하기 위해 자동이득제어의 가변이득증폭기회로를 제공하는 데 있다.

도 1은 바이폴라(bipolar) 트랜지스터와 MOS 트랜지스터의 특성을 설명하기 위한 등가회로도를 나타내는 도면이다.

도 2의(a) 및 (b)는 각각 본 발명에 따른 고정저항부 및 가변저항부로 이루어진 가변이득회로도 및 그 특성도를 나타내는 도면이다.

도 3a는 MOS 트랜지스터를 이용한 가변저항부 및 그 가변저항부의 병렬합성저저항을 나타내는 도면이다.

도 3b는 도 3a를 이용한 유사지수함수를 갖는 가변이득회로를 나타내는 도면이다.

도 3c는 도 3b의 가변이득회로에 대한 특성도를 나타내는 도면이다.

도 4는 연산증폭기를 결합한 가변이득회로를 나타내는 도면이다.

도 5는 본 발명에 따른 쌍신호용 가변이득회로를 나타내는 도면이다.

도 6은 본 발명에 따른 가변이득회로의 고정저항부를 포화영역에서 동작하는 MOS 트랜지스터로 구성된 쌍신호용 가변이득회로를 나타내는 도면이다.

도 7은 본 발명에 따른 유사지수함수를 갖는 가변이득회로를 2개 이상 직렬 결합하여 나타내는 도면이다.

도 8 (a) 내지 (d)는 본 발명에 따른 유사지수함수를 갖는 가변이득회로의 다른 실시예를 나타내는 도면이다.

상기 과제를 이루기 위한 본 발명에 따른 가변이득증폭회로는, 전기신호를 입력받는 고정저항부;상기 고정저항부와 직렬연결되고 복수 개의 MOS 트랜지스터에 각각 다른 값의 제어전압을 인가하여 병렬로 연결한 가변저항부을 포함한다.

상기 과제를 이루기 위한 본 발명에 따른 가변이득증폭회로는, 선형영역에서 동작하는 복수 개의 MOS 트랜지스터에 각각 제어전압을 인가하여 병렬로 연결한 가변저항부;소정의 저항값을 가지는 고정저항부;상기 가변저항부 및 고정저항부를 각각 입력요소 및 궤환요소로 하는 연산증폭기를 포함한다.

상기 과제를 이루기 위한 본 발명에 따른 가변이득증폭회로는, 입력단의 쌍신호 단자들과 각각 연결된 복수개의 고정저항으로 구성되는 입력단고정저항부;상기 입력단고정저항부와 병렬연결된 가변저항부;상기 가변저항부와 병렬연결되고 출력단의 단자들과 각각 연결되는 복수 개의 고정저항으로 구성되는 출력단고정저항부를 포함한다.

이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명한다.

본 발명의 실시예를 설명하기에 앞서, 아래의 수학식3은 분수함수를 지수함수로 변환하는 근사식으로 x의 크기가 0.7 미만에서 상당히 정확하게 근사화된다. 그러나, 본 발명에서는 간단한 회로 구성의 용이성을 고려하여, 수학식3에서분자(1-x)의 x를 제거하여 1/(1+x)가 지수함수로 유사하게 근사화할 수 있음을 이용하였다.

또한, 본 발명에서는 선형영역에서 동작하는 MOS 트랜지스터를 가변저항으로 사용하고 있는데, 가변저항의 값은 수학식4와 같이 표현된다.

도 2의 (a) 및 (b)는 본 발명에 따른 고정저항부 및 가변저항부로 이루어진 가변이득회로도를 나타내는 도면이다.

도 2의 (c)는 본 발명에 따른 고정저항부 및 가변저항부로 이루어진 가변이득회로의 특성도를 나타내는 도면이다.

도 2의 (a)는 고정저항과 가변저항으로 이루어진 가변이득 조절회로를 나타내며, 도 2의 (b)는 도 2의 (a)의 등가회로를 나타낸다. 도 2(c)는 도 2(a)의 입출력 가변이득(A) 특성을 나타낸다. 도 2에 도시된 가변이득 조절회로는 제어전압(Vct)에 따라 이득이 변화하는 가장 간단한 구조의 회로이다. 도 2(a)의 두 회로는 전압의 출력에 있어서 입력신호가 전압원이냐 전류원이냐에 따라 다르게 구성한 것일 뿐 등가적인 표현식을 갖는 회로이므로, 이하의 본 발명의 설명에 따로 구분하지 않고 같이 설명한다.

따라서, 상기의 수학식3 및 수학식4를 이용하여 도 2(a)의 가변이득(A)을 구하면 수학식5와 같이 유사 지수함수로 표현되고, 고정저항(R)과 MOS 트랜지스터의 크기(β)를 적절히 조절함으로써 원하는 지수함수적으로 변화는 가변이득(A)을 얻을 수 있다.

그러나, 도 2(c)의 입출력 이득 특성 그래프에서 알 수 있듯이, 적절한 값의 고정저항(R)과 MOS 트랜지스터의 크기(β)에 따라서 이상적인 선형 데시벨(dB)로 표현되는 구간은 분수함수의 지수함수로의 근사화에 의한 제한에 의해 원하는 최대 가변이득 변화폭의 일부분에 불과하므로 이 자체만으로는 실제에 이용가능하지 못하다. 따라서, 원하는 최대 가변이득 변화폭을 얻기 위해서는 보다 큰 값의 고정저항(R)과 MOS 트랜지스터의 크기(β)를 이용해야 하는데, 이 경우에는 선형 데시벨(dB) 이득 변화와는 상당한 격차가 있게 된다.

도 3의 (a)는 MOS 트랜지스터를 이용한 가변저항부 및 그 가변저항부의 병렬합성저항을 나타내는 도면이다.

도 3의 (b)는 도 3의 (a)를 이용한 유사지수함수를 갖는 가변이득회로를 나타내는 도면이다.

도 3의 (c)는 도 3의 (b)의 가변이득회로에 대한 특성도를 나타내는 도면이다.

도 3(a)는 본 발명의 일실시예에 따른 가변저항과 그 등가 모델이고, 도 3(b)는 본 발명의 일실시예에 따른 가변이득 변화폭이 넓은 유사 지수함수 생성 가변이득증폭 회로들이며, 도 3(c)는 각 트랜지스터에 입력되는 제어전압(Vc0,Vct,Vc1,...)과 가변이득증폭 회로의 입출력 가변이득(A) 특성을 나타낸다. 또한 이하의 발명에 관한 설명에서 도 3(a)의 등가 모델을 추가의 설명없이 그대로 이용한다.

본 발명에서는, 도 2의 가변저항(r)을 도 3(a)와 같이 선형영역에서 동작하는 MOS 트랜지스터를 병렬로 복수 개 접속한 후, 제어전압(Vc0,Vct,Vc1,...)이 각각 별도로 인가되어 병렬 접속된 MOS 트랜지스터가 추가로 켜지거나 꺼지도록 가변저항(r)을 새로이 구성함으로써 도 3(b)와 같은 유사지수함수 생성 가변이득증폭 회로를 구현하였다. 여기에서, 병렬로 접속된 각 MOS 트랜지스터의 게이트에 입력되는 제어전압(Vc0,Vct,Vc1,...)은 도 3(b)에서 보이는 바와 같이 전단 MOS 트랜지스터의 문턱전압(V_T)만큼 강하되어 후단 MOS 트랜지스터의 게이트에 입력된다. 또한, 제어전압 Vct만이 외부에서 인가되는 것이고, 나머지 제어전압(Vc0,Vc1,...)은 제어전압 Vct를 바탕으로 하여 내부에서 만들어지도록 회로를 구성하는 것이 집적회로(IC) 주변 회로의 단순화를 위하여 필수적이다.

외부에서 인가되는 제어전압(Vct)이 0에서부터 증가하기 시작하면, 내부에서 생성된 제어전압(Vc0,Vc1,...)중에서 제어전압 Vc0 하나만이 MOS 트랜지스터의 문턱전압(VT)을 넘은 상태이므로, 가변저항(r)을 구성하는 복수의 선형 MOS 트랜지스터 중에서 트랜지스터(r_a)만이 도통 상태를 유지하게 된다. 제어전압 Vct가 MOS 트랜지스터의 문턱전압(V_T)에 이르면, 도통상태인 트랜지스터 r_a외에추가적으로 트랜지스터 r_b가 도통되고, 결국 등가 가변저항(r)은 더욱 감소하여 가변이득(A)은 다시 수학식5에 의해서 유사 지수함수 궤적을 따라 변할 수 있게 된다. 제어전압 Vct가 더욱 증가하여 MOS 트랜지스터의 문턱전압(V_T)의 배수값에 이르면, 이미 도통상태에 있는 트랜지스터(r_a및 r_b)에 추가하여 트랜지스터(r_c)가 도통되면서 등가 가변저항(r)은 한층 더 감소하고, 계속하여 제어전압 Vct가 증가하면 복수의 선형 MOS 트랜지스터가 추가적으로 도통되면서 가변이득(A)은 도 3(c)에서 보이는 바와 같이 이상적인 가변이득 변화의 궤적을 따라간다.

이와 같이 가변저항(r)을 구현하면, 각각의 MOS 트랜지스터가 추가로 도통되거나 비도통되므로, 제어전압 Vct의 변화에 따라 최대 가변이득(A)의 변화폭까지 전체적인 선형 데시벨(dB)을 얻을 수 있다. 결국, 본 실시예에서의 가변이득(A)은 전체 가변이득 변화폭에 있어서 수학식 6과 같이 항상 1보다 작은 값을 갖는 근사적인 유사지수함수로 표현될 수 있다.

도 4는 연산증폭기를 결합한 가변이득회로를 나타내는 도면으로, 유사지수함수 형태의 이득을 발생한다.

도 4의 가변이득회로는 연산증폭기의 오차증폭작용을 이용하므로 가변이득(A)은 항상 1보다 크고, 도 3(b) 회로의 상기 수학식6과는 분모와 분자가 서로 바뀌게 되어 전체 가변이득 변화폭에 있어서 수학식7과 같이 표현된다.

본 발명의 설명에 있어서 가변저항으로 이용되는 선형 MOS 트랜지스터의 형태는 NMOS 또는 PMOS 모두 가능하며 어느 한 형태에 국한하지 않음은 자명한 사실이다.

일반적으로 집적회로(IC) 내부의 신호는 쌍신호(differential signal)를 기본으로 하므로, 이하에서는 쌍신호을 바탕으로 하여 도시하고 설명할 것이고, 이에 대한 단신호(single signal)용 회로로의 변환은 전자회로에 관한 통상의 지식을 가진 자라면 쉽게 가능함으로 본 발명의 범주에 또한 포함되어야 한다.

도 5는 도 3(b)를 쌍신호용에 적용되도록 구성한 가변이득회로에 대한 도면으로, 도 5의 회로의 중앙의 세로축을 기준으로 분리하면 도 3(b)의 각 회로로 등가화된다.

도 6은 본 발명의 다른 실시예에 따른 유사지수함수 생성회로를 도시하고 있다. 도 6은 도 5의 고정저항을 포화영역에서 동작하는 MOS 트랜지스터로 대치하여 도시한 것이다.

포화영역에서 동작하는 MOS 트랜지스터는 입력전압에 의존하여 출력전류를생성하는 종속전류원으로서, MOS 트랜지스터의 트랜스 컨덕턴스(transconductance, gm)와 소오스(source)에서의 등가저항은 수학식8과 같이 표현되고 직류전류가 흐르는 상태에서는 거의 안정된 값을 갖는다.

따라서, 도 5의 고정저항을 도 6과 같이 포화영역에서 동작하는 MOS 트랜지스터로 대치하여도 도 5와 동일한 동작을 수행한다. 한편, 도 6에서 입력전압이 게이트(gate)에 인가될 때 드레인(drain)은 게이트에 연결되거나 또는 전원에 연결되거나 관계없으므로 점선을 이용하여 도시하였다.

도 7은 가변이득의 변화폭을 더욱 증가시키기 위하여 도 5와 또는 도 6의 회로를 직렬로 각각 접속하여 복합적으로 구성한 회로 및 그 회로를 간단히 등가화한 회로를 나타내는 도면으로, 본 발명의 다른 실시예에 따른 가변이득 변화폭이 넓은 유사 지수함수 생성 가변이득증폭 회로로서 이하 도 8의 본 발명 응용회로의 단순화를 위한 그 모델을 함께 도시한다. 도 7에서 출력전압은 각 단의 임의의 점을 이용할 수 있다.

한편, 도 7에서 고정저항(R1~RN)에 직류전류가 흘러 고정저항(R1~RN) 각각의 양단에 전압강하가 발생하면, 본 발명의 설명에서 언급한 복수의 가변저항으로 사용되는 MOS 트랜지스터들의 게이트들에 인가되는 제어전압을 각각 형성할 필요가 없이 하나의 제어전압 Vct만으로도 가변이득 변화폭이 넓은 유사지수함수 생성 가변이득증폭회로로 사용될 수 있다. 고정저항(R1~RN) 각각의 양단 전압강하 MOS 트랜지스터로된 가변저항(r1~rN) 각각에 전압차가 있는 것과 같고, 이것은 하나의 제어전압 Vct만으로도 MOS 트랜지스터로된 가변저항(r1~rN) 각각에 도 3에서와 같이 복수 개의 제어전압이 인가된 것과 동일한 효과가 있으므로, MOS 트랜지스터 가변저항(r1~rN) 각각은 하나의 제어전압 Vct의 변화에 따라 추가로 켜지거나(on) 꺼지므로(off) 도 3의 설명과 같은 유사지수함수 생성 가변이득증폭 회로로 이용될 수 있다.

도 8은 도 7을 이용하여 본 발명의 다른 실시예에 따른 유사지수함수 생성을 위한 여러 응용회로를 도시하고 있다. 도 8에서 점선으로 연결된 전류원은 단락되어도 본 발명의 응용과 관계없다. 도 8(a)는 도 6과 도 7의 결합 구성으로 감쇄의 가변이득만을 얻을 수 있다. 도 8(b)는 쌍신호 증폭회로의 부하로 도 7을 이용한 것으로, 수식과 설명의 편의를 위하여 도 7의 한 단과 동일한 도 5가 부하로 이용된 경우에 있어서의 표현식은 수학식 3을 이용하여 수학식 7과 같이 표현된다. 도 8(b)의 가변이득(A)은 수학식 7과 같이 증폭 및 감쇄가 모두 가능하며, 최대증폭이득은 gm*R과 같다.

도 8(c)와 도 8(d)는 도 7의 구조를 source degeneration 으로 이용한 것으로, 도 8(c)는 여기에 고정저항(R_L)을 도 8(d)는 도 7을 각각 부하로 사용하여 증폭과 감쇄의 가변이득(A)을 유사 지수함수로 구현할 수 있는 회로이다. 도 8의 여러 응용회로는 단지 그 자체뿐 아니라 더욱 넓은 가변이득의 범위를 얻기 위하여 서로 직렬로 연결되어 이용될 수 있음은 분명하다.

위에서 바람직한 실시예에 근거하여 본 발명을 설명하였지만, 이러한 실시예는 본 발명을 제한하려는 것이 아니라 예시하려는 것이다. 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게는 본 발명의 기술사상을 벗어남이 없이 상기 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 본 발명의 보호범위는, 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 선형영역에서 동작하는 MOS 트랜지스터를 한 개 이상으로 결합시키고 그 각각에 서로 다른 제어전압을 인가하여 구현한 등가 가변저항을 이용하여 유사 지수함수를 구현할 수 있는 가변이득증폭회로를 제공할 수 있고 지수함수의 특성을 갖지않는 MOS 트랜지스터를 이용하여 구성이 간단해지고 간단한 구성으로 유사지수함수를 구현할 수 있는 용이성을 갖는다. 또한, 별도의 지수함수 생성용 회로가 불필요하며 이에 따른 소모전력을 제거할 수 있는 장점을 갖는다.

Claims (14)

1. 전기신호를 입력받는 고정저항부; 및

   상기 고정저항부와 직렬연결되고 복수 개의 MOS 트랜지스터에 각각 다른 값의 제어전압을 인가하여 병렬로 연결한 가변저항부을 포함하는 것을 특징으로 하는 가변이득증폭회로.
2. 제 1항에 있어서, 상기 고정저항부는

   포화영역에서 동작하는 상기 복수개의 MOS 트랜지스터를 병렬연결하여 구성되는 것을 특징으로 하는 가변이득증폭회로.
3. 제 1항에 있어서, 상기 가변저항부는

   선형영역에서 동작하는 상기 복수개의 MOS 트랜지스터를 병렬연결하여 하나의 가변저항의 역할을 하는 것을 특징으로 하는 가변이득증폭회로.
4. 제 1항에 있어서,

   상기 가변증폭이득회로를 2개 이상 직렬 접속하는 것을 특징으로 하는 가변이득증폭회로.
5. 제 4항에 있어서, 상기 가변저항부는

   상기 가변증폭이득회로에 하나의 제어전압만을 인가하고 상기 가변이득증폭회로 간의 전압전압차이를 제어전압원으로 하는 것을 특징으로 하는 가변이득증폭회로.
6. 선형영역에서 동작하는 복수 개의 MOS 트랜지스터에 각각 제어전압을 인가하여 병렬로 연결한 가변저항부;

   소정의 저항값을 가지는 고정저항부; 및

   상기 가변저항부 및 고정저항부를 각각 입력요소 및 궤환요소하는 연산증폭기를 포함하는 것을 특징으로 하는 가변이득증폭회로.
7. 제 6항에 있어서, 상기 고정저항부는

   포화영역에서 동작하는 복수 개의 MOS 트랜지스터를 병렬연결하여 일정한 값의 제어전압을 상기 전계효과 트랜지스터의 게이트 전압으로 하는 것을 특징으로 하는 가변이득증폭회로.
8. 제 6항에 있어서,

   상기 가변증폭이득회로를 2개 이상 직렬 접속하는 것을 특징으로 하는 가변이득증폭회로.
9. 제 8항에 있어서, 상기 가변저항부는

   상기 가변증폭이득회로에 하나의 제어전압만을 인가하고 상기 가변이득증폭회로 간의 전압전압차이를 제어전압원으로 하는 것을 특징으로 하는 가변이득증폭회로.
10. 입력단의 쌍신호 단자들과 각각 연결된 복수개의 고정저항으로 구성되는 입력단고정저항부;

    상기 입력단고정저항부와 병렬연결된 가변저항부; 및

    상기 가변저항부와 병렬연결되고 출력단의 단자들과 각각 연결되는 복수 개의 고정저항으로 구성되는 출력단고정저항부를 포함하는 것을 특징으로 하는 가변이득증폭회로.
11. 제 10항에 있어서, 상기 입력단고정저항부는

    포화영역에서 동작하는 복수개의 금속산화막 전계효과트랜지스터를 상기 입력단에 각각 연결하여 고정저항으로 사용하는 것을 특징으로 하는 가변이득증폭회로.
12. 제 10항에 있어서, 상기 가변저항부는

    선형영역에서 동작하는 MOS 트랜지스터로 구성되는 것을 특징으로 하는 가변이득증폭회로.
13. 제 12항에 있어서, 상기 출력단고정저항부는

    포화영역에서 동작하는 복수개의 MOS 트랜지스터를 각각 출력단에 연결하는 것을 특징으로 하는 가변이득증폭회로.
14. 제 13항에 있어서,

    상기 가변저항부 및 출력단고정저항부를 복수개를 연결하여 구성되는 것을 특징으로 하는 가변이득증폭회로.