KR20030055666A - 쉬프트 레지스터를 이용한 클럭분주 장치 및 그 방법 - Google Patents

쉬프트 레지스터를 이용한 클럭분주 장치 및 그 방법 Download PDF

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Abstract

본 발명은 복수개의 쉬프트 레지스터를 이용하여 기준클럭을 1/N 분주함으로써 분주비의 가변이 용이하도록 한 쉬프트 레지스터를 이용한 클럭분주 장치 및 그 방법을 제공하기 위한 것으로, 이러한 장치는, 기준클럭이 클럭단자에 입력되고 입력단자에 자신의 최상위 비트 출력이 입력되는 제1 쉬프트 레지스터부와; 반전 게이트의 출력이 클럭단자에 입력되고 입력단자에 자신의 최상위 비트 출력이 입력되는 제2 쉬프트 레지스터부와; 일 입력단에는 제1 쉬프트 레지스터부의 최상위 비트 출력이 입력되고 다른 입력단에는 제2 쉬프트 레지스터부의 최상위 비트 출력이 입력되도록 되어져 각 입력값들을 논리곱 연산하기 위한 제1 논리연산 수단과; 제1 쉬프트 레지스터부와 제2 쉬프트 레지스터부에 대한 초기값 설정을 위한 레지스터 설정 수단과; 입력단자로 입력되는 기준클럭을 논리 반전시키기 위한 제2 논리연산 수단을 포함하여 이루어지며, 분주비 가변이 자유로운 클럭분주 회로를 용이하게 구현할 수 있으며, 분주비에 따라 분주로직에 있어서 비동기 로직 부분의 변화가 없으므로 오동작 및 타이밍 오류 등이 발생되지 않는 안정한 회로를 구성할 수 있게 된다.

Description

쉬프트 레지스터를 이용한 클럭분주 장치 및 그 방법 {Apparatus and method for clock dividing with shift registers}
본 발명은 기준클럭의 클럭분주에 관한 것으로, 보다 상세하게는 복수개의쉬프트 레지스터(Shift Register)를 이용하여 기준클럭을 1/N 분주하기에 적당하도록 한 쉬프트 레지스터를 이용한 클럭분주 장치 및 그 방법에 관한 것이다.
일반적으로 클럭분주는 디지털 회로에서 자주 활용되는 것으로, 기준클럭을 임의의 양의 정수 N에 대하여 1/N 분주하는 기술이다.
종래의 클럭분주 회로에서는 카운터 또는 D-플립플롭을 이용하여 고정된 분주비로 기준클럭을 분주하였다.
도1은 종래기술에 따른 카운터를 이용한 클럭분주 회로의 블록도이고, 도2는 도1에 따른 클럭분주 회로의 신호 타이밍도이다.
도1에 따르면, 카운터를 이용한 클럭분주 회로는 비교기(130)의 출력과 초기 리셋 신호를 입력받는 논리합 게이트(110)와, 리셋 신호가 논리합 게이트(110)로부터 입력되고 기준클럭이 클럭 단자로 입력되는 n비트 카운터(120)와, n비트 카운터(120)의 출력과 기준값을 입력받는 비교기(130)와, 입력으로 래치부(150)의 출력을 받는 반전 게이트(140)와, 인에이블 신호 입력단자가 비교기(130)의 출력과 연결되어 있고 데이터 입력 단자가 반전 게이트(140)의 출력과 연결되어 있으며 리셋 단자로 리셋 신호가 입력되는 래치부(150)로 구성된다.
도2에는 n=3이고 리셋 카운터 값은 5인 경우의 신호 타이밍이 도시되어 있다. 도2에서 (A1)는 리셋 신호이고, (A2)는 기준클럭이며, (A3)는 n비트 카운터(120)의 값이고, (A4)는 비교기(130)의 출력 신호이며, (A5)는 래치부(150)의 출력 신호이다.
리셋 신호 (A1)가 로직 '0'인 경우에 카운터와 래치부(150)는 '0'이 된다. n비트 카운터(120)의 값은 기준클럭 (A2)의 상승에지에 맞추어 값이 1씩 증가한다. 그리고 리셋조건이 5로 설정된 경우가 예시되어 있는데, 비교기(130)는 리셋 조건과 카운터 값을 지속적으로 비교하여 카운터 값이 5일 때 '0'을 출력한다.
이때 래치부(150)는 반전 게이트(140)의 출력을 래치하므로, 래치부(150)의 출력 (A5)은 로직 '0'에서 로직 '1'로 반전된다. 이 과정이 반복되면서 10분주된 신호가 래치부(150)로부터 출력된다.
그러나 이상 설명한 종래기술은 분주비의 가변이 용이하지 않으며, 카운터의 비트수가 커질 경우에는 비교기에서의 지연시간이 증가되어 오동작하게 되는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 복수개의 쉬프트 레지스터를 이용하여 기준클럭을 1/N 분주함으로써 분주비의 가변이 용이하도록 한 쉬프트 레지스터를 이용한 클럭분주 장치 및 그 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 쉬프트 레지스터를 이용한 클럭분주 장치는, 기준클럭이 클럭단자에 입력되고 입력단자에 자신의 최상위 비트 출력이 입력되는 제1 쉬프트 레지스터부와; 반전 게이트의 출력이 클럭단자에 입력되고 입력단자에 자신의 최상위 비트 출력이 입력되는 제2 쉬프트 레지스터부와; 일 입력단에는 상기 제1 쉬프트 레지스터부의 최상위 비트 출력이 입력되고 다른 입력단에는 상기 제2 쉬프트 레지스터부의 최상위 비트 출력이 입력되도록 되어져 상기 각입력값들을 논리곱 연산하기 위한 제1 논리연산 수단과; 상기 제1 쉬프트 레지스터부와 제2 쉬프트 레지스터부에 대한 초기값 설정을 위한 레지스터 설정 수단과; 입력단자로 입력되는 상기 기준클럭을 논리 반전시키기 위한 제2 논리연산 수단을 포함하는 것을 그 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 쉬프트 레지스터를 이용한 클럭분주 방법은, 분주비 N이 짝수일 때 쉬프트 레지스터 설정부가 제1 쉬프트 레지스터와 제2 쉬프트 레지스터에 서로 상보되는 N자리수의 이진값을 써 주어 각각 초기화하는 단계와; 분주비 N이 홀수일 때 쉬프트 레지스터 설정부가 제1 쉬프트 레지스터와 제2 쉬프트 레지스터에 그 중간값을 제외하고 서로 상보되는 N자리수의 이진값을 써 주어 각각 초기화하는 단계와; 상기 각 쉬프트 레지스터의 초기화가 수행된 후에 기준클럭이 입력되도록 하는 단계와; 상기 제1 쉬프트 레지스터와 제2 쉬프트 레지스터의 출력을 논리곱 연산한 결과에 따라 분주클럭의 논리값을 결정함으로써 상기 분주비 N에 따라 분주된 분주클럭을 형성하는 단계를 포함하는 것을 그 특징으로 한다.
도1은 종래기술에 따른 카운터를 이용한 클럭분주 회로의 블록도.
도2는 도1에 따른 클럭분주 회로의 신호 타이밍도.
도3은 본 발명의 실시예에 따른 쉬프트 레지스터를 이용한 클럭분주 장치의 블록도.
도4는 도3에 따른 클럭분주 장치의 2분주시 신호 타이밍도.
도5는 도3에 따른 클럭분주 장치의 3분주시 신호 타이밍도.
도6은 본 발명의 실시예에 따른 쉬프트 레지스터를 이용한 클럭분주 방법의 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
310, 320 : N비트 쉬프트 레지스터330 : 논리곱 게이트
340 : 쉬프트 레지스터 설정부350 : 반전 게이트
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
도3은 본 발명의 실시예에 따른 쉬프트 레지스터를 이용한 클럭분주 장치의 블록도이고, 도4는 도3에 따른 클럭분주 장치의 2분주시 신호 타이밍도이며, 도5는 도3에 따른 클럭분주 장치의 3분주시 신호 타이밍도이며, 도6은 본 발명의 실시예에 따른 쉬프트 레지스터를 이용한 클럭분주 방법의 순서도이다.
본 실시예에서는 n비트 카운터 대신에 두 개의 쉬프트 레지스터를 이용하여 1/N 분주가 이루어지도록 하며, 그 분주비의 가변이 용이하도록 한다. 여기서 쉬프트 레지스터는 레지스터에 세트된 값을 쉬프트 펄스에 의해 일방향으로 자리보내기를 하는 레지스터의 일종으로, 본 실시예는 쉬프트 펄스를 대신하여 기준클럭을 클럭단자로 입력시키게 된다.
도3에 따르면, 본 실시예의 클럭분주 장치는 기준클럭이 클럭단자에 입력되고 입력단자에 제1 N비트 쉬프트 레지스터(310)의 최상위 비트 출력이 입력되는 제1 N비트 쉬프트 레지스터(310), 반전 게이트(350)의 출력이 클럭단자에 입력되고 입력단자에 제2 N비트 쉬프트 레지스터(320)의 최상위 비트 출력이 입력되는 제2 N비트 쉬프트 레지스터(320), 일 입력단에는 제1 N비트 쉬프트 레지스터(310)의 최상위 비트 출력이 입력되고 다른 입력단에는 제2 N비트 쉬프트 레지스터(320)의 최상위 비트 출력이 입력되는 논리곱 게이트(330), 제1 N비트 쉬프트 레지스터(310)와 제2 N비트 쉬프트 레지스터(320)에 대한 초기값 설정을 위한 쉬프트 레지스터 설정부(340), 입력단자로 기준클럭이 입력되는 반전 게이트(350)를 포함하여 구성된다.
쉬프트 레지스터 설정부(340)는 일반적으로 마이크로프로세서와의 인터페이스를 제공하는 부분으로 사용자가 터미널을 통해 N비트 쉬프트 레지스터(310)(320)를 설정할 수 있는 수단을 제공한다.
그리고 반전 게이트(350)는 홀수 분주시에만 사용된다.
사용자는 초기에 쉬프트 레지스터 설정부(340)를 통해 적절한 초기값을 두개의 N비트 쉬프트 레지스터(310)(320)에 써 준다.
여기서 도4를 참조하여 기준클럭을 2분주하는 경우(즉, N=2)를 예시하여 설명한다.
기준클럭을 2분주하고자 하는 경우에는 N값은 2가 되어 2비트 쉬프트 레지스터를 사용하게 된다. 쉬프트 레지스터 설정부(340)를 통해 제1 N비트 쉬프트 레지스터(310)와 제2 N비트 쉬프트 레지스터(320)에 각각 이진값 '10'과 '11'을 쓴다.
도4에 (B1)는 기준클럭을, (B2)은 제1 N비트 쉬프트 레지스터(310)의 값을, (B3)은 제2 N비트 쉬프트 레지스터(320)의 값을, 그리고 (B4)는 논리곱 게이트(330)의 출력을 각각 나타낸다.
기준클럭 (B1)의 상승에지에서 제1 N비트 쉬프트 레지스터(310)와 제2 N비트 쉬프트 레지스터(320) 의 출력이 논리곱 게이트(330)로 입력되며, 두 출력이 동시에 논리 '1'인 경우에만 논리곱 게이트(330)의 출력이 논리 '1'이 되므로 논리곱 게이트(330)의 출력은 기준클럭의 2분주가 된다.
계속해서 도5를 참조하여 기준클럭을 3분주하는 경우(즉, N=3)를 설명하기로 한다. 분주비 N이 홀수인 경우에는 반전 게이트(350)가 사용된다.
우선, 쉬프트 레지스터 설정부(340)를 통해 제1 N비트 쉬프트 레지스터(310)와 제2 N비트 쉬프트 레지스터(320)에 각각 이진값 '110'과 '011'을 쓴다. 반전 게이트(350)가 사용되므로 제1 N비트 쉬프트 레지스터(310)와 제2 N비트 쉬프트 레지스터(320)는 반 클럭의 위상차가 생긴다.
도5에서 (C1)는 기준클럭을, (C2)은 반전 게이트(350)의 값을, (C3)은 제1 N비트 쉬프트 레지스터(310)의 값을, (C4)은 제1 N비트 쉬프트 레지스터(310)의 최상위 비트 출력값을, (C5)은 제2 N비트 쉬프트 레지스터(320)의 값을, (C6)은 제2 N비트 쉬프트 레지스터(320)의 최상위 비트 출력값을, 그리고 (C7)는 논리곱 게이트(330)의 출력을 각각 나타낸다.
N=2인 경우와 같은 논리곱 게이트(330)의 입력이 모두 논리 '1'인 경우에만 논리곱 게이트(330)의 출력이 논리 '1'이 되므로 기준클럭 (C1)에 대해 3분주된 클럭 (C7)을 얻을 수 있다.
이어서 분주비 N에 따라 기준클럭을 분주하는 방법을 설명한다. 여기서는 N이 짝수인 경우와 홀수인 경우의 동작을 구분할 수 있는데, N=2와 N=3의 경우를 예시하여 설명한다.
도6에 따르면, 우선 분주비 N가 짝수인지 홀수인지를 확인한다. 즉, N=2(짝수)인지 아니면 N=3(홀수)인지를 확인하게 된다(S610).
다음에는 각 N비트 쉬프트 레지스터(310)(320)를 초기화 설정하게 되는데, 이때 N비트 쉬프트 레지스터(310)(320)에서의 'N'은 분주비 N과 동일한 값이다.
초기화 설정은 쉬프트 레지스터 설정부(340)에 의해 수행되는데, 쉬프트 레지스터 설정부(340)는 N=2인 경우에 제1 쉬프트 레지스터(310)에 이진값 '10'을 쓰고 제2 쉬프트 레지스터(320)에 이진값 '11'을 쓴다. 이는 분주비 N이 짝수인 경우에 각 쉬프트 레지스터에 써주는 이진값이 서로 상보되도록 된 것을 보인다(S620~S630).
만약 N=3인 경우라면, 쉬프트 레지스터 설정부(340)는 제1 쉬프트레지스터(310)에 이진값 '110'을 쓰고 제2 쉬프트 레지스터(320)에는 이진값 '011'을 쓴다. 즉, 분주비 N이 홀수인 경우에 각 쉬프트 레지스터에 써주는 이진값들은 '1'로 고정된 중간 자리수의 값을 제외하고 서로 상보관계가 된다(S640~S650).
이러한 초기화가 이루어진 후에는 입력되는 기준클럭을 설정된 분주비 N에 따라 분주할 수 있다. 즉, 기준클럭이 입력되면, 논리곱 게이트(330)이 제1 쉬프트 레지스터(310)와 제2 쉬프트 레지스터(320)의 출력을 입력받아 논리곱 연산을 수행하여 그 논리값을 결정한 후 이를 분주클럭으로써 출력하게 된다(S660~S700).
한편, 분주비 N이 홀수인 경우에는 반전 게이트(350)가 사용되어 기준클럭이 반전된 후 제2 쉬프트 레지스터(320)의 클럭단자로 입력된다. 이때 제1 쉬프트 레지스터(310)의 클럭단자로는 기준클럭이 직접 입력된다.
이와는 달리 분주비 N이 짝수인 경우에는 기준클럭이 제1 쉬프트 레지스터(310)와 제2 쉬프트 레지스터(320)의 각 클럭단자로 직접 입력된다.
N>3인 경우의 동작도 상기 설명한 바와 동일한 원리에 따른다. 더불어 클럭분주를 위한 초기 설정값을 조정함으로써 신호의 펄스 주기에 대한 펄스 폭의 비율인 듀티비의 조정도 가능하다.
이처럼 본 실시예는 두 개의 쉬프트 레지스터를 이용하여 분주비의 가변이 용이한 클럭분주 장치를 구현한다.
이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.
본 발명의 쉬프트 레지스터를 이용한 클럭분주 장치 및 그 방법에 따르면, 분주비 가변이 자유로운 클럭분주 회로를 용이하게 구현할 수 있으며, 분주비에 따라 분주로직에 있어서 비동기 로직 부분의 변화가 없으므로 오동작 및 타이밍 오류 등이 발생되지 않는 안정한 회로를 구성할 수 있게 된다.

Claims (4)

  1. 기준클럭이 클럭단자에 입력되고 입력단자에 자신의 최상위 비트 출력이 입력되는 제1 쉬프트 레지스터부와;
    반전 게이트의 출력이 클럭단자에 입력되고 입력단자에 자신의 최상위 비트 출력이 입력되는 제2 쉬프트 레지스터부와;
    일 입력단에는 상기 제1 쉬프트 레지스터부의 최상위 비트 출력이 입력되고 다른 입력단에는 상기 제2 쉬프트 레지스터부의 최상위 비트 출력이 입력되도록 되어져 상기 각 입력값들을 논리곱 연산하기 위한 제1 논리연산 수단과;
    상기 제1 쉬프트 레지스터부와 제2 쉬프트 레지스터부에 대한 초기값 설정을 위한 레지스터 설정 수단과;
    입력단자로 입력되는 상기 기준클럭을 논리 반전시키기 위한 제2 논리연산 수단을 포함하는 것을 특징으로 하는 쉬프트 레지스터를 이용한 클럭분주 장치.
  2. 제 1항에 있어서, 상기 각 쉬프트 레지스터부는,
    기준클럭의 분주비가 1/N일 때 N비트 쉬프트 레지스터로 구현되도록 된 것을 특징으로 하는 쉬프트 레지스터를 이용한 클럭분주 장치.
  3. 분주비 N이 짝수일 때 쉬프트 레지스터 설정부가 제1 쉬프트 레지스터와 제2 쉬프트 레지스터에 서로 상보되는 N자리수의 이진값을 써 주어 각각 초기화하는 단계와;
    분주비 N이 홀수일 때 쉬프트 레지스터 설정부가 제1 쉬프트 레지스터와 제2 쉬프트 레지스터에 그 중간값을 제외하고 서로 상보되는 N자리수의 이진값을 써 주어 각각 초기화하는 단계와;
    상기 각 쉬프트 레지스터의 초기화가 수행된 후에 기준클럭이 입력되도록 하는 단계와;
    상기 제1 쉬프트 레지스터와 제2 쉬프트 레지스터의 출력을 논리곱 연산한 결과에 따라 분주클럭의 논리값을 결정함으로써 상기 분주비 N에 따라 분주된 분주클럭을 형성하는 단계를 포함하는 것을 특징으로 하는 쉬프트 레지스터를 이용한 클럭분주 방법.
  4. 제 3항에 있어서, 상기 기준클럭이 입력되는 경우,
    상기 분주비 N이 짝수이면 상기 기준클럭은 상기 제1 쉬프트 레지스터와 제2 쉬프트 레지스터의 각 클럭단자로 직접 입력되도록 하며, 상기 분주비 N이 홀수 이면 상기 기준클럭은 상기 제1 쉬프트 레지스터의 클럭단자로 직접 입력되는 한편 제2 논리연산수단에 의해 위상반전된 후 상기 제2 쉬프트 레지스터의 클럭단자로 입력되도록 된 것을 특징으로 하는 쉬프트 레지스터를 이용한 클럭분주 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736317B2 (en) 2011-06-29 2014-05-27 Samsung Electronics Co., Ltd. Frequency divider and phase locked loop including the same

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