KR20030052834A - Fabricating method of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 게이트 전극 스페이서 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a gate electrode spacer of a semiconductor device.
종래의 일반적인 게이트 전극 형성 방법을 도면을 참조하여 설명하면 다음과 같다.A conventional method for forming a gate electrode is described below with reference to the drawings.
도 1 내지 5는 종래 기술에 따른 게이트 전극의 스페이서 제조방법을 설명하기 위한 공정단면도이다.1 to 5 are process cross-sectional views for explaining a spacer manufacturing method of a gate electrode according to the prior art.
먼저, 도 1에 도시한 바와 같이, 실리콘 기판(101) 상에 게이트 산화막(102)을 성장시키고 상기 게이트 산화막 상에 다결정실리콘(103)을 화학기상증착법(Chemical Vapor Deposition)을 이용하여 증착한다. 이후, 포토리소그래피 공정을 이용하여 상기 다결정실리콘층(103) 상의 소정 영역에 감광막 패턴(104)을 형성한 다음, 상기 감광막 패턴(104)을 마스크로 이용하여 상기 게이트 산화막(102) 및 다결정실리콘층(103)을 상기 실리콘 기판이 드러나도록 건식 식각을 수행한다.First, as shown in FIG. 1, a gate oxide layer 102 is grown on a silicon substrate 101, and polycrystalline silicon 103 is deposited on the gate oxide layer using chemical vapor deposition. Thereafter, a photoresist pattern 104 is formed on a predetermined region on the polysilicon layer 103 by using a photolithography process, and then the gate oxide film 102 and the polysilicon layer are formed using the photoresist pattern 104 as a mask. Dry etching 103 is performed to expose the silicon substrate.
여기서, 상기 건식 식각은 반응이온식각법(Reactive Ion Etching, RIE)을 이용한다.Here, the dry etching uses Reactive Ion Etching (RIE).
이어, 도 2에 도시한 바와 같이, 상기 감광막 패턴(104)을 제거하고 상기 패터닝된 다결정실리콘층(이하, 게이트 전극라 칭함)(103)을 포함한 기판 전면 상에 열 산화막(thermal oxide)(105)을 형성한다. 열산화막(105)을 형성한 다음, 기판 전면에 붕소(B)와 같은 저농도의 p형 불순물을 이온주입하여 상기 게이트 전극 좌우측의 기판 내에 저농도 불순물 이온주입 영역인 LDD(Lightly Doped Drain) 영역(106)을 형성한다.Next, as shown in FIG. 2, the thermal oxide film 105 is removed on the entire surface of the substrate including the photosensitive film pattern 104 and the patterned polysilicon layer (hereinafter, referred to as a gate electrode) 103. ). After the thermal oxide film 105 is formed, a lightly doped drain (LDD) region 106, which is a low concentration impurity ion implantation region, is implanted into the substrate on the left and right sides of the gate electrode by ion implantation of a low concentration p-type impurity such as boron (B) on the entire surface of the substrate. ).
도 3에 도시한 바와 같이, 상기 열 산화막(105)을 포함한 기판 전면에 산화막(107)과 질화막(108)을 차례로 증착한 다음, 상기 산화막(107) 및 질화막(108)을 전면 식각(blanket etch)하여 상기 게이트 전극(103)의 양측벽에 산화막(107)과 질화막(108)으로 이루어지는 스페이서를 형성한다(도 4 참조).As illustrated in FIG. 3, an oxide film 107 and a nitride film 108 are sequentially deposited on the entire surface of the substrate including the thermal oxide film 105, and then the oxide film 107 and the nitride film 108 are etched by a blanket etch. ), Spacers formed of an oxide film 107 and a nitride film 108 are formed on both sidewalls of the gate electrode 103 (see FIG. 4).
그러나, 종래 기술에 따라 형성된 게이트 전극의 스페이서는 다음과 같은 문제점이 있다.However, the spacer of the gate electrode formed according to the prior art has the following problems.
도 5를 참조하여 설명하면, 상기 게이트 전극(103) 좌우측에 형성되어 있는 열 산화막(105)이 상대적으로 붕소(B) 도핑에 취약하여 침투(penetration)된 붕소 이온들이 침전(precipitation)을 일으켜 상기 게이트 전극(103) 내의 붕소 이온의 농도가 주변부 일수록 급격히 낮아지는 현상이 발생한다. 따라서, 선폭에 따라 게이트 디플리션(gate depletion) 폭이 변화하는 현상이 발생할 수 있다.Referring to FIG. 5, since the thermal oxide film 105 formed on the left and right sides of the gate electrode 103 is relatively vulnerable to doping of boron (B), penetrated boron ions cause precipitation. A phenomenon in which the concentration of boron ions in the gate electrode 103 decreases rapidly as the peripheral portion occurs. Accordingly, a phenomenon in which the gate depletion width is changed according to the line width may occur.
또한, 이상과 같은 종래의 게이트 전극의 스페이서는 바깥쪽 스페이서(108)의 재질은 질화물이 사용되고 있는 반면, 기판(101)과 접하는 부위(107)에서는 상기 질화물과 기판이 직접 접촉할 경우, 경계면에서 발생하는 많은 결함을 피하기 위하여 기판과 질화물 사이에 산화물 막을 사용하여 이를 회피하고 있는데 여기서, 상기 산화물 막은 게이트 전극의 패터닝 과정에서의 게이트 절연막 결함을 보완하기 위한 산화 과정으로 형성된 열 산화막(thermal oxide)(105)과 그 위에 질화물과의 응력 보완장치로서의 역할을 수행하는 화학 산화막(chemical oxide)(107)로 구분된다.In the conventional gate electrode spacer, nitride is used as the material of the outer spacer 108. However, in the region 107 in contact with the substrate 101, the nitride and the substrate are in direct contact with each other. In order to avoid many defects that occur, an oxide film is used between the substrate and the nitride, and the oxide film is formed by a thermal oxide film formed by an oxidation process to compensate for the gate insulating film defects during patterning of the gate electrode. 105) and a chemical oxide 107 which serves as a stress compensator between the nitride and the nitride thereon.
따라서, 공정 안정화 측면을 고려할 때, 상기 스페이서의 총 두께가 약 500Å 이상의 두꺼운 형태를 띠고 있어, 집적도 증가에 요구에 부응하는 콘택 마진(contact margin) 확보 측면에서 불리한 작용을 한다.Therefore, in consideration of the process stabilization, the total thickness of the spacer has a thick shape of about 500 GPa or more, which is disadvantageous in terms of securing a contact margin that meets the demand for increased integration.
현재의 소자 개발 방향으로서, 최근 상기와 같은 산화물 막 없이 직접 질화물을 적용시킨 스페이서 구조가 간간히 보고되고 있으나, 이 경우 대부분 고 유전율을 갖는 유전체막을 적용한 것이거나 또는 누설전류 증가를 무시한 상태로 질소산화물 재질의 게이트 절연막을 적용시에는 전기적 열화를 피할 수 없게 된다.As a current device development direction, a spacer structure in which a nitride is directly applied without an oxide film has been reported recently. However, in this case, a nitrogen oxide material is mostly applied to a dielectric film having a high dielectric constant or neglecting an increase in leakage current. When the gate insulating film is applied, electrical deterioration is inevitable.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 게이트 전극에서 붕소의 손실을 방지할 수 있는 게이트 전극의 스페이서 제조방법을 제공하는데 목적이 있다.The present invention has been made to solve the above problems, an object of the present invention is to provide a spacer manufacturing method of the gate electrode that can prevent the loss of boron in the gate electrode.
도 1 내지 도 5는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도.1 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 6 내지 도 10은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도.6 to 10 is a cross-sectional view for explaining a semiconductor device manufacturing method according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
201 : 기판 202 : 게이트 절연막201: substrate 202: gate insulating film
203 : 게이트 전극 205 : 질소 산화막203: gate electrode 205: nitrogen oxide film
206 : 스페이서206: spacer
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 게이트 절연막과 게이트 전극을 차례로 형성하는 공정과, 상기 게이트 절연막을 포함한 기판 전면에 질소 산화막을 형성하는 공정과, 상기 질소 산화막 상에 이온 주입을 하는 공정과, 상기 질소 산화막을 포함한 기판 전면에 질화물 막을 증착하는 공정과, 상기 게이트 전극 양 측벽에만 남도록 상기 질화물 막을 선택적으로 식각하여 스페이서를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of sequentially forming a gate insulating film and a gate electrode, forming a nitrogen oxide film on the entire surface of the substrate including the gate insulating film, ions on the nitrogen oxide film And a step of depositing a nitride film on the entire surface of the substrate including the nitrogen oxide film, and selectively etching the nitride film so as to remain only on both sidewalls of the gate electrode to form a spacer.
본 발명에 따른 반도체 소자 제조방법은 스페이서 물질로서 산화 질화막을 이용함으로써 게이트 절연막과의 응력 발생이 최소화되어 이로 인한 열화를 방지할 수 있게 되며, 게이트 절연막과 동일 물질이기 때문에 이온 주입시 게이트 전극 내의 붕소 침투에 따른 부작용이 최소화된다.In the method of fabricating a semiconductor device according to the present invention, by using an oxynitride film as a spacer material, stress generation with the gate insulating film can be minimized, thereby preventing deterioration. Accordingly, since the same material as the gate insulating film, boron in the gate electrode during ion implantation is used. Side effects from infiltration are minimized.
이하, 도면을 참조하여 본 발명의 반도체 소자 제조방법을 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 6 내지 10은 본 발명의 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.6 to 10 are cross-sectional views for describing a method of manufacturing a semiconductor device of the present invention.
먼저, 도 6에 도시한 바와 같이, 실리콘 기판(201) 상에 게이트 절연막(202)을 성장시키고 상기 게이트 절연막(202) 상에 다결정실리콘(203)을 화학기상증착법(Chemical Vapor Deposition)을 이용하여 증착한다. 이후, 포토리소그래피 공정을 이용하여 상기 다결정실리콘층 상의 소정 영역에 감광막 패턴(204)을 형성한 다음, 상기 감광막 패턴(204)을 마스크로 이용하여 상기 게이트 절연막(202) 및 다결정실리콘층(203)을 상기 실리콘 기판(201)이 드러나도록 건식 식각을 수행한다.First, as shown in FIG. 6, the gate insulating film 202 is grown on the silicon substrate 201 and the polysilicon 203 is deposited on the gate insulating film 202 by chemical vapor deposition. Deposit. Thereafter, a photoresist pattern 204 is formed in a predetermined region on the polysilicon layer using a photolithography process, and then the gate insulating layer 202 and the polysilicon layer 203 are formed using the photoresist pattern 204 as a mask. Dry etching is performed to expose the silicon substrate 201.
여기서, 상기 게이트 절연막(202)의 물질로는 질소산화막이 쓰인다. 그리고 상기 건식 식각은 반응이온식각법(Reactive Ion Etching, RIE)을 이용한다.In this case, a nitrogen oxide film is used as the material of the gate insulating film 202. In addition, the dry etching uses Reactive Ion Etching (RIE).
이어, 도 7에 도시한 바와 같이, 상기 감광막 패턴(204)을 제거하고 상기 패터닝된 다결정실리콘층(이하, 게이트 전극이라 칭함)(204)을 포함한 기판 전면 상에 열 질소 산화막(thermal oxynitride)(205)을 형성한다.Subsequently, as shown in FIG. 7, a thermal oxynitride is removed on the entire surface of the substrate including the photoresist pattern 204 and the patterned polysilicon layer (hereinafter, referred to as a gate electrode) 204 ( 205).
상기 질소산화막(205)은 상기 게이트 전극(203) 패턴 형성시 상기 게이트 절연막(202)의 결함을 보완하기 위해 형성하는 것이며, 이후 공정에서 게이트 전극에 이온주입된 붕소가 스페이서 혹은 채널쪽으로 확산되는 것을 억제하는 역할을 수행한다.The nitrogen oxide layer 205 is formed to compensate for defects in the gate insulating layer 202 when the gate electrode 203 pattern is formed. In the subsequent process, the boron ion implanted into the gate electrode diffuses toward the spacer or channel. It acts as a deterrent.
공정의 이온 주입시 붕소(B) 침투 억제 역할을 수행한다.In the ion implantation of the process serves to inhibit the boron (B) penetration.
이어, 도 8에 도시한 바와 같이, 기판 전면에 붕소(B)와 같은 저농도의 p형 불순물을 이온주입하여 상기 게이트 전극 좌우측의 기판 내에 저농도 불순물 이온주입 영역인 LDD(Lightly Doped Drain) 영역을 형성한다.Subsequently, as shown in FIG. 8, low concentration p-type impurities such as boron (B) are ion-implanted on the entire surface of the substrate to form a lightly doped drain (LDD) region, which is a low concentration impurity ion implantation region, in the substrate on the left and right sides of the gate electrode. do.
도 9에 도시한 바와 같이, 상기 질소산화막(205) 상에 질화물 층(206)을 화학기상증착법(CVD)법을 이용하여 증착한다.As illustrated in FIG. 9, a nitride layer 206 is deposited on the nitrogen oxide film 205 using chemical vapor deposition (CVD).
종래의 경우에는 상기 질화물 층(206)을 형성하기 전에 산화물 층을 형성하여 열 산화막과 이종(異種)막인 질화물 층으로부터 인가되는 응력에 대해 일종의 완충 장치로서의 역할을 부여했는데, 본 발명에서는 열 산화막 대신 질소산화막(205)을 형성시킴으로써 이종막 사이에서 발생하는 응력을 최소화하여 이로 인한 열화를 방지할 수 있다.In the conventional case, the oxide layer was formed before the nitride layer 206 was formed to give a role as a buffer to the stress applied from the nitride layer, which is a thermal oxide film and a heterogeneous film. By forming the nitrogen oxide film 205, it is possible to minimize the stress generated between the dissimilar film, thereby preventing deterioration.
또한, 상기 질소산화막은 상기 게이트 절연막의 구성물질인 질소산화막과 동일한 물질이기 때문에 이온 주입시 붕소(B) 침투에 의한 쇼트 채널 효과(Short Channel Effect)가 억제된다.In addition, since the nitrogen oxide film is the same material as the nitrogen oxide film which is a constituent material of the gate insulating film, a short channel effect due to boron (B) penetration during ion implantation is suppressed.
여기서, 상기 쇼트 채널 효과란 0.5㎛ 이하의 선 폭을 갖는 소자 제조에 있어서, 소스/드레인 형성을 위해 불순물 이온 주입 후 확산을 실시하게 되면 채널(channel) 길이가 상대적으로 짧아지게 되어 게이트와 소스/드레인 간의 누설전류(Ioff) 발생으로 인해 트랜지스터의 문턱 전압(Vth : threshold voltage)이 감소되는 현상을 말한다.Here, the short channel effect refers to a device having a line width of 0.5 μm or less, and when diffusion is performed after impurity ion implantation to form a source / drain, the channel length becomes relatively short so that the gate and source / The threshold voltage (Vth) of the transistor is reduced due to the leakage current (Ioff) between the drains.
이어, 도 10에 도시한 바와 같이, 상기 질화물 층(206)을 전면 식각(blanket etch)하여 질화막 스페이서(206)를 형성한다. 이때, 상기 공정에서 전면 식각(Blanket etch)는 상기 실리콘 기판의 상부면이 노출되면 식각이 중단되는 것으로 한다. 즉, 상기 공정에서 실리콘 기판(201)은 식각 정지층의 역할을 한다.Subsequently, as illustrated in FIG. 10, the nitride layer 206 is etched entirely to form a nitride film spacer 206. In this case, in the process, the front surface etching may be stopped when the upper surface of the silicon substrate is exposed. That is, in the process, the silicon substrate 201 serves as an etch stop layer.
상술한 바와 같은 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.The semiconductor device manufacturing method of the present invention as described above has the following effects.
첫째, 스페이서 형성 물질과 게이트 절연막의 물질이 똑같이 질소 산화물이기 때문에 붕소 침투에 따른 쇼트 채널 효과가 억제된다. 또한, 스페이서를 종래와 같이 산화막 없이 질소산화막을 직접 적용하더라도 게이트 절연막으로서 질소 산화물이 형성되어 있기 때문에 이종(異種)막 사이에서 발생하는 응력을 최소화하여 이로 인한 열화를 피할 수 있게 된다.First, since the spacer forming material and the material of the gate insulating film are equally nitrogen oxide, the short channel effect due to boron penetration is suppressed. In addition, even when the nitrogen oxide film is directly applied without the oxide film as in the prior art, since the nitrogen oxide is formed as the gate insulating film, the stress generated between the dissimilar films can be minimized, thereby preventing deterioration.
둘째, 상기와 같은 효과를 얻음과 동시에 전체적인 기판 상의 응력장의 형태는 질화물 막 적용시와 유사하여 붕소 확산 억제 효과가 나타나므로, LDD(Lightly Doped Drain) 구조에서의 USJ(Ultra Shallow Junction) 구현이 용이하게 된다.Secondly, the stress field on the substrate is similar to that of the nitride film, and the boron diffusion suppression effect is exhibited. Thus, the ultra shallow junction (USJ) in the LDD (Lightly Doped Drain) structure is easy to implement. Done.
셋째, 질화물 스페이서와 기판 사이에 산화물 막에 대한 요구가 사라짐으로써 콘택 마진 확보 측면에서의 단일 질화물 스페이서 적용이 용이하다.Third, the need for an oxide film between the nitride spacer and the substrate is eliminated, so that it is easy to apply a single nitride spacer in terms of securing contact margin.
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