KR20030049572A - 반도체 소자의 비아 홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 비아 홀 형성 방법에 관한 것으로서, 산화막 증착 및 화학적 기계적 연마 공정 등에서 비롯되는 산화막 두께 차이와 무관하게 균일한 비아 홀을 형성시키고 과도 식각에 의한 금속성 폴리머의 발생을 억제하기 위한 것이다. 본 발명에 따른 비아 홀 형성 방법은 플라즈마 건식 식각을 이용하여 산화막의 소정 영역에 비아 홀을 형성하되, 플라즈마 건식 식각에 사용되는 활성화 기체로서 CxFy, O2, Ar 기체에 N2기체를 첨가하여 사용하는 것이 특징이다. N2를 첨가하여 사용하게 되면, 기존의 식각 특성을 그대로 유지하면서 티타늄과 티타늄 질화물로 이루어지는 반사 방지막에 대한 반응을 억제하여 선택비를 확보할 수 있다. 따라서, 적절한 크기 및 양호한 프로파일의 비아 홀을 형성할 수 있으며, 충분한 과도 식각 마진을 확보할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 산화막 증착 및 화학적 기계적 연마 공정 등에서 비롯되는 산화막 두께 차이와 무관하게 균일한 비아 홀을 형성시킬 수 있으며 과도 식각에 의한 금속성 폴리머의 발생을 억제할 수 있는 반도체 소자의 비아 홀 형성 방법에 관한 것이다.
논리 소자(logic device)의 설계 구조상 비아 홀(via hole)은 금속 배선 위에만 형성되도록 되어 있다. 그러나, 논리 소자의 크기가 축소됨에 따라 인접 금속 배선간의 RC 지연(delay) 문제로 인하여 저유전율(low-k)을 갖는 물질을 이용하는 추세이며, 수소를 포함하고 있는 유동성 산화막(flowable oxide)도 그와 같은 물질 중의 하나이다.
유동성 산화막은 스핀 도포(spin coating) 방법으로 금속 배선 사이를 채우게 되며 일정 온도 범위에서 경화(curing) 공정을 거친다. 이어서, 평탄화 절연막을 증착하고 평탄화한 뒤 건식 식각으로 비아 홀을 형성하게 된다. 그러나, 유동성 산화막의 경우, 건식 식각 공정에서 반사 방지막으로 사용되는 티타늄-티타늄질화막과 반응을 일으켜 일반적인 세정 공정으로는 제거하기 어려운 금속성 폴리머(metallic polymer)를 발생시킨다. 이러한 금속성 폴리머는 비아 홀의 측벽에 쌓이게 되어 설계 법칙(design rule)에서 요구하는 비아 홀의 크기를 확보하기 어렵게 만들며 소자의 신뢰성을 해치게 된다.
즉, 비아 홀을 형성하기 위한 건식 식각은 활성화된 플라즈마를 이용하여 실시하는데, 활성화 기체는 공정 방식에 따라 다르긴 하지만 일반적으로 CxFy를 기본으로 O2와 Ar을 이용한다. 또한, 건식 식각 공정에서는 사전 공정에서 발생하는 공정변수를 고려하여 적당한 과도 식각을 실시하는 것이 일반적이며, 비아 홀의 건식 식각 공정에서도 화학적 기계적 연마 단계에서 발생하는 층간 절연막의 웨이퍼 위치에 따른 두께 차이 및 식각 속도 차이 등을 고려하여 과도 식각을 실시한다.
그런데, 비아 홀을 형성하기 위한 건식 식각은 식각 정지를 방지하기 위하여 사용되는 O2가 반사 방지막에 대한 선택비를 저하시켜 과도 식각 단계에서 금속성 폴리머를 형성시킨다. 즉, 티타늄 질화물의 경우 플라즈마 상태에서 O2분자와 쉽게 반응하여 티타늄 산화물 등의 화합물을 형성하게 되며, 이러한 산화물은 후세정 단계에서 쉽게 제거할 수 없게 된다.
이와 같은 문제점을 해결하기 위해서는 반사 방지막과의 선택비가 높은 식각 조건을 이용하는 방법 또는 유동성 산화막과 반사 방지막간의 반응을 최대한 억제하기 위하여 식각량을 최소화하는 방법 등이 있다. 그러나, 선택비가 높은 조건을 이용하는 경우는 비아 홀의 크기를 확보하기 어렵다는 단점이 있으며, 식각량을 최소화하는 경우는 화학적 기계적 연마 공정에서 발생하는 층간 절연막의 두께 차이로 인한 부분적인 단선 불량의 발생 문제가 있다.
과도 식각 자체를 줄여 상대적으로 적은 금속성 폴리머가 발생하도록 하는 경우, 비아 홀 하부의 금속 배선 패턴 밀도 등에 의해 유동성 산화막 및 평탄화 절연막 적층 구성의 차이가 발생하여 서로 다른 식각 속도를 갖는 두가지 층의 특성으로 인해 과도 식각 자체를 줄이기 힘들다는 단점이 있다. 또한, 과도 식각 자체를 줄일 경우, 산화막 증착 및 화학적 기계적 연마 공정 등에서 기인한 산화막 두께 차이로 인하여 웨이퍼별 또는 랏(lot)별 언더에치(underetch) 가능성을 내재하게 된다. 따라서, 이러한 방법들은 근본적인 해결 방안이 되지 못한다.
본 발명은 이러한 종래기술에서의 문제점을 근본적으로 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 산화막 증착 및 화학적 기계적 연마 공정 등에서 비롯되는 산화막 두께 차이와 무관하게 균일한 비아 홀을 형성시킬 수 있으며 과도 식각에 의한 금속성 폴리머의 발생을 억제할 수 있는 반도체 소자의 비아 홀 형성 방법을 제공하고자 하는 것이다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 비아 홀 형성 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 실리콘 기판12: 층간 절연막
14: 접착층16: 텅스텐 플러그
18: 금속 배선20: 반사 방지막
22: 저유전율 산화막24: 평탄화 절연막
26: 비아 홀
이러한 목적을 달성하기 위하여, 본 발명은 플라즈마 건식 식각을 이용하여 산화막의 소정 영역에 비아 홀을 형성하는 방법을 제공하되, 플라즈마 건식 식각에 사용되는 활성화 기체로서 CxFy, O2, Ar 기체에 N2기체를 첨가하여 사용하는 것이 특징이다.
또한, 본 발명에 따른 반도체 소자의 비아 홀 형성 방법은, 실리콘 기판 위에 층간 절연막을 증착하고 컨택 홀을 형성하는 단계와, 컨택 홀 표면에 접착층을 증착하는 단계와, 컨택 홀 내부에 텅스텐 플러그를 형성하는 단계와, 텅스텐 플러그와 전기적으로 연결되도록 금속 배선과 반사 방지막을 순차적으로 형성하는 단계와, 금속 배선을 포함하는 결과물 전면에 저유전율 산화막과 평탄화 절연막을 형성하는 단계와, 플라즈마 건식 식각을 이용하여 평탄화 절연막과 저유전율 산화막을 순차적으로 식각함으로써 금속 배선의 소정 부분을 노출시키는 비아 홀을 형성하는 단계를 포함하며, 플라즈마 건식 식각에 사용되는 활성화 기체로서 CxFy, O2, Ar 기체에 N2기체를 첨가하여 사용하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 비아 홀 형성 방법에 있어서, 저유전율 산화막은 유동성 산화막 또는 스핀-온-글래스 산화막인 것이 바람직하며, 반사 방지막은 티타늄과 티타늄 질화물로 이루어지는 것이 바람직하고, 저유전율 산화막의 형성 단계는 저유전율 산화막을 스핀 도포하는 단계와 금속 배선에 영향을 미치지 않는 온도 범위 내에서 일정 시간 동안 경화하는 단계를 포함하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 비아 홀 형성 방법을 나타내는 공정 단면도이다.
먼저, 도 1을 참조하면, 실리콘 기판(10) 위에 층간 절연막(12, interlayer dielectric; ILD)을 증착하고 컨택 홀(도시되지 않음, contact hole)을 형성한 후, 컨택 홀 표면에 접착층(14, glue layer)을 증착한다. 이어서, 컨택 홀 내부에 텅스텐 플러그(16, tungsten plug)를 형성하기 위하여 텅스텐을 전면 증착한 후 화학적 기계적 연마 공정을 실시한다. 접착층(14)은 텅스텐 플러그의 형성을 원활히 하기 위한 것으로, 티타늄과 티타늄 질화물이 사용된다. 계속해서, 금속 배선 물질인 알루미늄과 반사 방지 물질인 티타늄과 티타늄 질화물을 연속해서 증착한 뒤, 리소그래피(lithography) 및 건식 식각 공정을 통해 원하는 금속 배선(18)과 반사 방지막(20)을 패터닝한다. 반사 방지막(20)은 리소그래피 공정을 원활히 하기 위한 것이다.
이어서, 도 2에 도시된 바와 같이, 패터닝된 금속 배선(18)을 포함하는 결과물 전면에 유동성 산화막(Flowable Oxide; FOx) 또는 스핀-온-글래스(Spin On Glass; SOG) 산화막과 같은 저유전율 산화막(22)을 스핀 도포한 뒤, 금속 배선(18)에 영향을 미치지 않는 온도 범위(대략 400℃) 내에서 일정 시간(대략 30~60분) 동안 경화 공정을 실시하여 산화막(22) 내에 포함되어 있는 수소를 제거한다. 이 때, 산화막(22) 내에 남아 있는 수소 원자는 실리콘이나 산소와 결합한 상태로 존재하며 저유전율 특성을 유지한다. 경화를 마친 상태에서 PE-TEOS와 같은 평탄화 절연막(24)을 증착한 뒤 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 평탄화시킨다.
이어서, 도 3에 도시된 바와 같이, 평탄화 절연막(24) 위에 감광물질을 도포한 후 노광 및 현상 공정을 실시하여 비아 홀 형태로 패터닝한다. 계속해서, 활성화된 플라즈마를 이용하여 건식 식각을 실시하여 금속 배선(18) 위까지 평탄화 절연막(24)과 저유전율 산화막(22)을 완전히 식각함으로써 비아 홀(26)을 형성한다. 이 때, 플라즈마 건식 식각에 사용되는 활성화 기체는 기존의 CxFy, O2, Ar에 N2를 추가로 첨가하여 사용한다. N2를 추가로 첨가하게 되면, 식각 특성을 유지하면서 반사 방지막(20)에 대한 반응을 억제하여 선택비를 확보할 수 있으며, 적절한 크기 및 양호한 프로파일의 비아 홀(26)을 형성할 수 있다.
이상 설명한 바와 같이, 플라즈마 건식 식각에 사용되는 활성화 기체로서 N2를 첨가하여 사용하게 되면, 기존의 식각 특성을 그대로 유지하면서 티타늄과 티타늄 질화물로 이루어지는 반사 방지막에 대한 반응을 억제하여 선택비를 확보할 수 있다. 따라서, 적절한 크기 및 양호한 프로파일의 비아 홀을 형성할 수 있으며, 충분한 과도 식각 마진을 확보할 수 있다. 또한, O2기체를 사용하는 경우 상대적으로 느린 식각 속도에 의해 공정 소요시간이 증가하는 것을 방지할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (5)
- 플라즈마 건식 식각을 이용하여 산화막의 소정 영역에 비아 홀을 형성하는 방법에 있어서, 상기 플라즈마 건식 식각에 사용되는 활성화 기체로서 CxFy, O2, Ar 기체에 N2기체를 첨가하여 사용하는 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
- 실리콘 기판 위에 층간 절연막을 증착하고 컨택 홀을 형성하는 단계;상기 컨택 홀 표면에 접착층을 증착하는 단계;상기 컨택 홀 내부에 텅스텐 플러그를 형성하는 단계;상기 텅스텐 플러그와 전기적으로 연결되도록 금속 배선과 반사 방지막을 순차적으로 형성하는 단계;상기 금속 배선을 포함하는 결과물 전면에 저유전율 산화막과 평탄화 절연막을 형성하는 단계; 및플라즈마 건식 식각을 이용하여 상기 평탄화 절연막과 상기 저유전율 산화막을 순차적으로 식각함으로써 상기 금속 배선의 소정 부분을 노출시키는 비아 홀을 형성하는 단계를 포함하며,상기 플라즈마 건식 식각에 사용되는 활성화 기체로서 CxFy, O2, Ar 기체에 N2기체를 첨가하여 사용하는 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
- 제 2 항에 있어서, 상기 저유전율 산화막은 유동성 산화막 또는 스핀-온-글래스 산화막인 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 반사 방지막은 티타늄과 티타늄 질화물로 이루어지는 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 저유전율 산화막의 형성 단계는 상기 저유전율 산화막을 스핀 도포하는 단계와, 상기 금속 배선에 영향을 미치지 않는 온도 범위 내에서 일정 시간 동안 경화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
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| KR1020010079814A KR20030049572A (ko) | 2001-12-15 | 2001-12-15 | 반도체 소자의 비아 홀 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030049572A true KR20030049572A (ko) | 2003-06-25 |
Family
ID=29575369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010079814A KR20030049572A (ko) | 2001-12-15 | 2001-12-15 | 반도체 소자의 비아 홀 형성 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20030049572A (ko) |
-
2001
- 2001-12-15 KR KR1020010079814A patent/KR20030049572A/ko not_active Application Discontinuation
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