KR20030048226A - Method for manufacturing mim type capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치의 커패시터 제조 방법에 관한 것으로서, 특히, 로직 회로에서 금속(metal)/ 절연체(insulator)/ 금속(metal) 구조를 갖는 반도체장치의 MIM형 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a MIM capacitor of a semiconductor device having a metal / insulator / metal structure in a logic circuit.
현재, 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.Currently, development and research of semiconductor devices for implementing high-capacity capacitors have been conducted in logic circuits requiring high-speed operation. In general, when the high-capacitance capacitor has a PIP (Polysilicon / Insulator / Polysilicon) structure, since the upper electrode and the lower electrode are used as conductive polysilicon, an oxidation reaction occurs at the interface of the upper electrode / lower electrode and the insulator film, thereby forming a natural oxide film. The disadvantage is that the size of the overall capacitance is reduced.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체장치, 예를 RF CMOS장치에서 주로 이용되고 있다.In order to solve this problem, the structure of the capacitor was changed to MIM (Metal / Insulator / Metal). A high-performance semiconductor device requiring a high Q value because the MIM capacitor has a low specific resistance and no parasitic capacitance due to depletion therein, For example, it is mainly used in RF CMOS devices.
도 1 내지 도 3은 종래 기술에 의한 반도체장치의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 종래 기술에 대해 설명한다.1 to 3 are process flowcharts for explaining a method for manufacturing a MIM capacitor of a semiconductor device according to the prior art, which will be described with reference to these drawings.
도 1에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 로직 공정을 진행하고 층간절연막(1)을 형성한다. 이어서, 층간절연막(1) 상부에 하부 전극용 금속막(13)으로써, 배리어메탈(10)/0.5%Cu+Al막(l2)/반사 방지막(Anti Reflective Layer)(14)을 순차 증착한다. 이때, 배리어메탈(10) 및반사 방지막(14)은 Ti/TiN을 이용한다.As shown in Fig. 1, as a semiconductor substrate, an ordinary semiconductor logic process is performed on a silicon substrate and an interlayer insulating film 1 is formed. Subsequently, a barrier metal 10 / 0.5% Cu + Al film l2 / antireflective layer 14 is sequentially deposited on the interlayer insulating film 1 as the lower electrode metal film 13. At this time, the barrier metal 10 and the antireflection film 14 use Ti / TiN.
그리고, 하부 금속막(13)의 반사 방지막(14) 상부에 플라즈마 인헨스드(Plasma Enhanced) 증착 장비로 절연체막(16)을 증착한다. 예컨대, 절연체막(16)은 SiN, SiH4, SiON의 단층 또는 복층으로 이루어진다. 이와 같이 플라즈마 인헨스드 증착 장비로 절연체막(16)을 형성하는 이유는, 하부 금속막(13)이 400℃ 이상의 공정 진행시 플로우(flow)되어 녹을 위험이 있기 때문에 저온 공정으로 증착하는 것이다.The insulator film 16 is deposited on the anti-reflection film 14 of the lower metal film 13 by using plasma enhanced deposition equipment. For example, the insulator film 16 consists of a single layer or a multilayer of SiN, SiH4, and SiON. The reason why the insulator film 16 is formed by the plasma enhanced deposition equipment is that the lower metal film 13 flows and melts at a low temperature process because the lower metal film 13 may flow and melt during the process of 400 ° C. or higher.
그 다음 절연체막(16) 상부에 상부 금속막(18)으로써, Ti/TiN 또는 TiN 막을 증착한다.Then, a Ti / TiN or TiN film is deposited as the upper metal film 18 on the insulator film 16.
이어서 도 2에 도시된 바와 같이, 상부 금속막(18) 상부에 포토레지스트 패턴(20)을 형성한다.Next, as shown in FIG. 2, the photoresist pattern 20 is formed on the upper metal layer 18.
그 다음 도 3에 도시된 바와 같이, Cl계 가스를 이용한 플라즈마 식각 공정으로 상부 금속막(18)을 식각하여 커패시터의 상부 전극을 형성한 후에, F계 가스를 이용한 플라즈마 식각 공정으로 그 하부의 절연체막(16)을 식각한다.3, after forming the upper electrode of the capacitor by etching the upper metal film 18 by the plasma etching process using Cl-based gas, the lower insulator is formed by the plasma etching process using the F-based gas. The film 16 is etched.
그리고나서, 하부 금속막(13)을 순차 식각하여 하부 전극을 형성함으로써 종래 기술의 로직 회로의 MIM 커패시터를 완성한다.Then, the lower metal film 13 is sequentially etched to form the lower electrode, thereby completing the MIM capacitor of the logic circuit of the prior art.
그런데, 상술한 바와 같은 종래 기술에서는 하부 금속막(13)의 식각 공정시 상부 금속막(18)과 하부 금속막(13) 사이에 서로 다른 물질차이로 인해 스트레스가 발생된다. 도 4는 종래 기술의 MIM형 커패시터 제조 공정시 하부 금속과 상부 금속 사이의 스트레스로 인해 발생되는 문제를 나타낸 도면이다.However, in the prior art as described above, during the etching process of the lower metal layer 13, stress is generated due to different material differences between the upper metal layer 18 and the lower metal layer 13. 4 is a view showing a problem caused by the stress between the lower metal and the upper metal during the MIM capacitor manufacturing process of the prior art.
즉, 상부 금속막(18)은 Ti/TiN 또는 TiN의 사용으로 도면 부호 b와 같은 압축 스트레스(compressive stress)가 작용하고 하부 금속막(13)은 Al의 사용으로 도면 부호 a와 같은 인장 스트레스(tensile stress)가 작용하게 된다. 결국, 이러한 구조적인 스트레스로 인해 하부 금속막(13)인 Al이 도면 부호 22처럼 위로 솟아오르게 된다. 이때, 반사 방지막(14)에도 어느 정도 스트레스를 인가하여 반사 방지막막(14)이 끊어져 MIM형 커패시터에서 누설 전류가 발생하게 된다. 이에 따라, 종래 기술의 MIM형 커패시터에서는 누설 전류, Vcc 특성이 매우 나빠지게 된다.That is, the upper metal film 18 has a compressive stress as shown by b using Ti / TiN or TiN, and the lower metal film 13 has a tensile stress as shown by a as shown by a using Al. tensile stress). As a result, due to this structural stress, the lower metal film 13, Al, rises up as shown by reference numeral 22. At this time, the anti-reflection film 14 is applied to a certain degree of stress, so that the anti-reflection film 14 is broken to generate a leakage current in the MIM capacitor. Accordingly, the leakage current and the Vcc characteristic of the conventional MIM capacitor are very bad.
본 발명의 목적은 종래 기술의 문제점을 해결하기 위하여 하부 금속막을 증착한 후에 미리 열처리를 해주어 상부 금속막과 하부 금속막의 물질차이에 의한 스트레스를 줄여 하부 전극의 체적 이동으로 인한 커패시터의 누설 원인을 미연에 방지할 수 있는 반도체장치의 MIM형 커패시터 제조방법을 제공하는데 있다.In order to solve the problems of the prior art, an object of the present invention is to perform heat treatment in advance after depositing a lower metal layer, thereby reducing the stress caused by the material difference between the upper metal layer and the lower metal layer. The present invention provides a method of manufacturing a MIM capacitor of a semiconductor device that can be prevented.
상기 목적을 달성하기 위하여 본 발명은, 로직 회로의 금속/절연체/금속 구조를 갖는 커패시터의 제조 방법에 있어서, 반도체기판의 층간절연막 상부에 하부 금속막을 형성하고, 그 표면을 열처리하는 단계와, 열처리된 하부 금속막 상부에 절연체막 및 상부 금속막을 순차적으로 적층하는 단계와, 적층된 상부 금속막 및 절연체박막을 순차 식각하는 단계와, 하부 금속막을 식각해서 로직 커패시터를 형성하는 단계를 포함한다.In order to achieve the above object, the present invention is a method of manufacturing a capacitor having a metal / insulator / metal structure of a logic circuit, the step of forming a lower metal film on the interlayer insulating film of the semiconductor substrate, and heat-treating the surface, Sequentially stacking an insulator film and an upper metal film on the lower metal film, sequentially etching the stacked upper metal film and the insulator thin film, and etching the lower metal film to form a logic capacitor.
도 1 내지 도 3은 종래 기술에 의한 반도체장치의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도,1 to 3 are process flowcharts illustrating a method for manufacturing a MIM capacitor of a semiconductor device according to the prior art;
도 4는 종래 기술의 MIM형 커패시터 제조 공정시 하부 금속과 상부 금속 사이의 스트레스로 인해 발생되는 문제를 나타낸 도면,4 is a view showing a problem caused by the stress between the lower metal and the upper metal during the MIM capacitor manufacturing process of the prior art,
도 5 내지 도 10은 본 발명에 따른 반도체장치의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도.5 to 10 are process flowcharts illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1 : 반도체 기판의 층간절연막 100 : 배리어 메탈1: interlayer insulating film of semiconductor substrate 100: barrier metal
102 : 0.5%Cu+Al 103 : 하부 전극102: 0.5% Cu + Al 103: lower electrode
104 : 반사 방지막 106 : 절연체막104: antireflection film 106: insulator film
108 : 상부 전극 110 : 제 1포토레지스트 패턴108: upper electrode 110: first photoresist pattern
112 : 제 2포토레지스트 패턴112: second photoresist pattern
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 10은 본 발명에 따른 반도체장치의 MIM형 커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다.5 to 10 are flowcharts illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to the present invention. Referring to this, the manufacturing process of the present invention is as follows.
도 5에 도시된 바와 같이, 반도체기판으로서 실리콘기판 상부에 통상의 반도체 로직 공정을 진행하고 층간절연막(1)을 형성한다. 이어서, 층간절연막(1) 상부에 하부 전극용 금속막(103)으로써, 배리어메탈(100)/0.5%Cu+Al막(l02)/반사 방지막(104)을 순차 증착한다. 이때, 배리어메탈(100) 및 반사 방지막(104)은 Ti, TiN의 단층 또는 복층으로 형성한다.As shown in FIG. 5, a semiconductor logic process is performed on a silicon substrate as a semiconductor substrate and an interlayer insulating film 1 is formed. Subsequently, a barrier metal 100 / 0.5% Cu + Al film 110 / antireflection film 104 is sequentially deposited on the interlayer insulating film 1 as the metal film 103 for lower electrodes. At this time, the barrier metal 100 and the anti-reflection film 104 are formed of a single layer or multiple layers of Ti and TiN.
그 다음 하부 금속막(103)의 표면을 열처리한다. 이때, 열처리 공정은 350℃에서 어닐링하되, 열처리 장비에 N2 가스를 캐리어 가스로 공급한다. 이로 인해, 이후 하부 금속막(103)의 식각 공정시 상부 금속막과의 물질 차이로 인한 스트레스가 줄어들게 된다.Then, the surface of the lower metal film 103 is heat treated. At this time, the heat treatment process is annealed at 350 ℃, the N2 gas is supplied to the heat treatment equipment as a carrier gas. As a result, during the etching process of the lower metal layer 103, stress due to a material difference from the upper metal layer is reduced.
이어서 도 6에 도시된 바와 같이, 열처리된 하부 금속막(103)의 반사 방지막(104) 상부에 플라즈마 인헨스드 증착 장비로 절연체막(106)을 400℃ 이하의 저온에서 증착한다. 예컨대, 절연체막(106)은 SiN, SiH4, SiON의 단층 또는 복층으로 이루어진다. 이와 같이 플라즈마 인헨스드 증착 장비로 절연체막(16)을 형성하는 이유는, 하부 금속막(103)이 400℃ 이상의 공정 진행시 플로우(flow)되어 녹을 위험이 있기 때문이다.Subsequently, as shown in FIG. 6, the insulator film 106 is deposited on the anti-reflection film 104 of the heat treated lower metal film 103 by using plasma enhanced deposition equipment at a low temperature of 400 ° C. or less. For example, the insulator film 106 consists of a single layer or a multilayer of SiN, SiH4, and SiON. The reason for forming the insulator film 16 using the plasma enhanced deposition equipment is that the lower metal film 103 may flow and melt during the process of 400 ° C. or higher.
그 다음 절연체막(106) 상부에 상부 금속막(108)으로써, Ti/TiN 또는 TiN 막을 증착한다.Then, a Ti / TiN or TiN film is deposited as the upper metal film 108 on the insulator film 106.
이어서 도 7에 도시된 바와 같이, 상부 금속막(108) 상부에 제 1포토레지스트 패턴(110)을 형성하고, Cl계 가스를 이용한 플라즈마 식각 공정으로 상부 금속막(108)을 식각하여 커패시터의 상부 전극을 형성한 후에, F계 가스를 이용한 플라즈마 식각 공정으로 그 하부의 절연체막(106)을 식각한다.Subsequently, as shown in FIG. 7, the first photoresist pattern 110 is formed on the upper metal layer 108, and the upper metal layer 108 is etched by a plasma etching process using a Cl-based gas to form an upper portion of the capacitor. After the formation of the electrode, the insulator film 106 below is etched by a plasma etching process using an F-based gas.
그리고 도 8에 도시된 바와 같이, 제 1포토레지스트 패턴(110)을 제거한다.As shown in FIG. 8, the first photoresist pattern 110 is removed.
그 다음 도 9 및 도 10에 도시된 바와 같이, 식각된 상부 금속막(108) 및 절연체막(106)을 둘러싸도록 즉, 제 1포토레지스트 패턴보다 폭이 넓도록 제 2포토레지스트 패턴(112)을 형성하고, 제 2포토레지스트 패턴(112)에 맞추어 하부 금속막(103)의 반사 방지막(104)/0.5%Cu+Al막(l02)/배리어메탈(100)을 순차적으로 건식 식각하여 하부 전극을 형성함으로써 본 발명에 따른 로직 회로의 MIM 커패시터를 완성한다. 이후, 제 2포토레지스트 패턴(112)을 제거한다.Next, as shown in FIGS. 9 and 10, the second photoresist pattern 112 may surround the etched upper metal film 108 and the insulator film 106, that is, wider than the first photoresist pattern. And the anti-reflection film 104 / 0.5% Cu + Al film l02 / barrier metal 100 of the lower metal film 103 are sequentially dry-etched in accordance with the second photoresist pattern 112 to lower the lower electrode. The MIM capacitor of the logic circuit according to the present invention is completed by forming. Thereafter, the second photoresist pattern 112 is removed.
한편, 본 발명은 커패시터의 하부 전극을 위한 반사 방지막(104)/0.5%Cu+Al막(l02)/배리어메탈(100)의 식각 공정시 이미 하부 금속막에 열처리가 되어 있기 때문에 상부 금속막(108)과 하부 금속막(103)의 물질 차이로 인해 발생되는 스트레스 가 완화된다. 즉, 상부 금속막(108)은 Ti/TiN 또는 TiN의 사용으로 압축 스트레스가 작용하고 하부 금속막(103)은 Al의 사용으로 인장 스트레스가 작용하게 되지만, 이미 하부 금속막(103)에 열처리가 되어있기 때문에 구조적인 스트레스가 완화되어 종래 도 4의 도면 부호 22와 같이 하부 금속막(103)의 Al(102)이 위로 솟아오르는 현상이 방지된다. 이로 인해, 하부 금속막(103)의 반사 방지막(104)이 끊어져 MIM형 커패시터에서 누설 전류가 발생되는 문제가 없어진다.On the other hand, the present invention is the heat treatment to the lower metal film during the etching process of the anti-reflection film 104 / 0.5% Cu + Al film (022) / barrier metal 100 for the lower electrode of the capacitor because the upper metal film ( Stress caused by the material difference between the 108 and the lower metal layer 103 is alleviated. That is, the upper metal film 108 is compressive stress is applied by the use of Ti / TiN or TiN and the tensile stress is applied to the lower metal film 103 by the use of Al, but the heat treatment is already applied to the lower metal film 103 As a result, structural stress is alleviated, and the phenomenon in which the Al 102 of the lower metal film 103 rises up as shown by reference numeral 22 of FIG. 4 is prevented. As a result, the anti-reflection film 104 of the lower metal film 103 is broken so that a problem of leakage current in the MIM capacitor is eliminated.
따라서, 본 발명에 따른 반도체장치의 MIM형 커패시터 제조방법에 의하면, 하부 금속막을 증착한 후에 미리 열처리를 해주어 상부 금속막과 하부 금속막의 물질차이에 의한 스트레스를 줄여 하부 전극의 체적 이동으로 인한 커패시터의 누설 원인을 미연에 방지할 수 있어 고성능 로직 회로의 MIM형 커패시터의 누설 전류 및 Vcc 등 전기적 특성을 향상시킬 수 있다.Therefore, according to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, the heat treatment is performed in advance after the lower metal film is deposited, thereby reducing the stress caused by the material difference between the upper metal film and the lower metal film. The cause of leakage can be prevented in advance, so that the electrical characteristics such as leakage current and Vcc of the MIM capacitor of the high performance logic circuit can be improved.
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| KR1020010078099A KR20030048226A (en) | 2001-12-11 | 2001-12-11 | Method for manufacturing mim type capacitor of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030048226A true KR20030048226A (en) | 2003-06-19 |
Family
ID=29574180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010078099A KR20030048226A (en) | 2001-12-11 | 2001-12-11 | Method for manufacturing mim type capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030048226A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779343B1 (en) * | 2006-12-26 | 2007-11-23 | 동부일렉트로닉스 주식회사 | Semiconductor device having mim capacitor and method of fabricating the same |
-
2001
- 2001-12-11 KR KR1020010078099A patent/KR20030048226A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100779343B1 (en) * | 2006-12-26 | 2007-11-23 | 동부일렉트로닉스 주식회사 | Semiconductor device having mim capacitor and method of fabricating the same |
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