KR20030045928A - Ｉｍｔ-2000 비동기식 기지국 모뎀의 ａｉｃｈ 변조 장치 - Google Patents

Ｉｍｔ-2000 비동기식 기지국 모뎀의 ａｉｃｈ 변조 장치 Download PDF

Info

Publication number
KR20030045928A
KR20030045928A KR1020010075856A KR20010075856A KR20030045928A KR 20030045928 A KR20030045928 A KR 20030045928A KR 1020010075856 A KR1020010075856 A KR 1020010075856A KR 20010075856 A KR20010075856 A KR 20010075856A KR 20030045928 A KR20030045928 A KR 20030045928A
Authority
KR
South Korea
Prior art keywords
aich
output
multiplier
generator
signal
Prior art date
Application number
KR1020010075856A
Other languages
English (en)
Inventor
오진영
Original Assignee
주식회사 현대시스콤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 현대시스콤 filed Critical 주식회사 현대시스콤
Priority to KR1020010075856A priority Critical patent/KR20030045928A/ko
Publication of KR20030045928A publication Critical patent/KR20030045928A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04W—WIRELESS COMMUNICATION NETWORKS
    • H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/08—Access point devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/14—Relay systems
    • H04B7/15—Active relay systems
    • H04B7/155—Ground-based stations

Abstract

본 발명은 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치에 관한 것으로, 특히 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들을 발생시키는 AICH 시그네이쳐 발생기(100); AICH 시그네이쳐 패턴들과 프리엠블 신호(AIS)들을 이용하여 액세스 슬롯을 생성하는 액세스 슬롯 생성부(200); 실제값 심볼의 짝수 심볼(a0, a2,…, a30)과 홀수 심볼(a1, a3,…, a31)을 각각 입력받아 STTD 엔코딩을 수행하는 STTD 엔코더(300); STTD 엔코더(300)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)를 확산시키는 스프레딩 처리부(400); 스프레딩 처리부(400)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)에 대한 스크램블링을 수행하는 스크램블링 처리부(500); 및 스크램블링 처리부(500)의 출력 신호(I_A0, Q_A0, I_A1, Q_A1)와 AICH 이득값(GAICH)을 각각 곱해주는 곱셈부(600)로 구성된 것을 특징으로 하며, 이러한 본 발명은 단말기의 RACH에 대한 응답 신호로 AICH 프레임을 전용적으로 사용 가능하도록 해줌으로써 ＩＭＴ-2000 비동기식 기지국 시스템의 성능을 향상시켜 준다는 효과가 있다.

Description

ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치{AICH MODULATOR OF BTS MODEM TYPE IMT-2000 ASYNCHRONOUS}
본 발명은 ＩＭＴ(International Mobile Telecommunication; 이하 IMT라 칭함.)-2000 비동기식 기지국 모뎀(MODEM)의 ＡＩＣＨ(Acquisition Indicator Channel; 이하 "AICH"라 칭함.) 변조 장치에 관한 것으로, 더욱 상세하게는 3GPP(3Generation Partnership Project)에서 제시한 TS(Technical Specification)을 기반으로 AICH 프레임을 발생시키는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치에 관한 것이다.
주지하다시피, ＩＭＴ-2000 비동기식 기지국에서 사용하는 AICH 프레임은 도 6에 도시된 바와 같은 구조를 갖으며, 업링크(Uplink)상에서 단말기로부터 수신받은 RACH(Random Access Channel; 이하 "RACH"라 칭함.)에 대한 전용 응답 신호이다.
종래 CDMA(Code Division Multiple Access) 시스템에서의 기지국은 단말기로부터 수신받은 RACH에 대한 응답을 페이징 채널(Fading Channel)에 포함시켜 전송하였다. 그러나, 상술한 바와 같이 단말기로부터 수신받은 RACH에 대한 응답을 페이징 채널에 포함시켜 전송하는 방식은 CDMA 시스템에서는 적합하지만 IMT-2000 비동기식 기지국에는 효율이 떨어지기 때문에 적합하지 않으며, 또한 비동기식 기지국의 속도 및 처리 용량에 불리해 성능을 떨어뜨리는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 단말기의 RACH에 대한 응답 신호로 AICH 프레임을 전용적으로 사용 가능하도록 해줌으로써 ＩＭＴ-2000 비동기식 기지국 시스템의 속도 및 처리 용량을 증대시켜 성능을 향상시켜 주기 위한 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치는, 0∼15까지의 시퀀스에 각각 대응되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들을 발생시키는 AICH 시그네이쳐 발생기;
상기 AICH 시그네이쳐 발생기로부터 발생된 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들과 상위로부터 수신받은 프리엠블 신호(AIS)들을 이용하여 AICH의 실제값 심볼(a0, a1,…, a31)을 생성한 후 그 AICH의 실제값 심볼의 다음 필드에 '0'값을채워 액세스 슬롯을 생성하는 액세스 슬롯 생성부;
상기 액세스 슬롯 생성부의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)과 홀수 심볼(a1, a3,…, a31)을 각각 입력받아 STTD 엔코딩을 수행하여 두 개의 안테나(A0, A1)에 각각 대응되는 동위상(I), 직교위상(Q) 데이터(DI_A0, DQ_A0, DI_A1, DQ_A1)를 각각 생성하는 STTD 엔코더;
상기 STTD 엔코더의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)에 OVSF 코드(CCH)를 각각 곱하여 확산시키는 스프레딩 처리부;
상기 스프레딩 처리부의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 스크램블링 코드(C1, C2)를 곱하여 스크램블링을 수행하는 스크램블링 처리부; 및
상기 스크램블링 처리부의 출력 신호(I_A0, Q_A0, I_A1, Q_A1)와 AICH 이득값(GAICH)을 각각 곱하여 두 개의 안테나(A0, A1)에 해당하는 최종 AICH 신호(AICH_A0, AICH_A1)를 출력하는 곱셈부로 구성된 것을 특징으로 한다.
도 1은 본 발명의 일 실시예에 따른 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치의 구성을 나타낸 기능 블록도,
도 2는 도 1에 따른 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치에서 STTD 엔코더의 세부 구성을 나타낸 기능 블록도,
도 3은 도 2에 따른 STTD 엔코더의 각 출력 데이터(DI_A0, DQ_A0, DI_A1, DQ_A1)를 나타낸 신호 흐름도,
도 4는 도 1에 따른 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치에서 OVSF 코드 발생기의 세부 구성을 나타낸 기능 블록도,
도 5는 도 1에 따른 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치에서 AICH 시그네이쳐 발생기의 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)을 나타낸 도면,
도 6은 도 1에 따른 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치를 통해 발생되는 최종 AICH 신호(AICH_A0, AICH_A1)의 프레임 구조를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : AICH 시그네이쳐 발생기 200 : 액세스 슬롯 생성부
210 : 곱셈기 220 : 덧셈기
230 : 레지스터 240 : 먹스
300 : STTD 엔코더 310 : 제 1 지연부
320 : 제 2 지연부 330 : 제 1 곱셈기
340 : 제 2 곱셈기 350 : 제 3 지연부
360 : 제 4 지연부 370 : 제 1 먹스
380 : 제 2 먹스 400 : 스프레딩 처리부
410 : OVSF 코드 발생기 411 : 레지스터
412 : 8비트 카운터 413a : 제 1 곱셈기
413b : 제 2 곱셈기 413c : 제 3 곱셈기
413d : 제 4 곱셈기 413e : 제 5 곱셈기
413f : 제 6 곱셈기 413g : 제 7 곱셈기
413h : 제 8 곱셈기 414 : XOR 연산 처리부
420 : 제 1 곱셈기 430 : 제 2 곱셈기
440 : 제 3 곱셈기 450 : 제 4 곱셈기
500 : 스크램블링 처리부 510 : 스크램블링 코드 발생기
520 : 스크램블러 600 : 곱셈부
610 : 제 1 곱셈기 620 : 제 2 곱셈기
630 : 제 3 곱셈기 640 : 제 4 곱셈기
이하, 본 발명의 일 실시예에 의한 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 의한 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치는 AICH 시그네이쳐(Signature) 발생기(100), 액세스 슬롯(AS : Access Slot) 생성부(200), STTD(Space Time Transmit Diversity; 이하 "STTD"라 칭함.) 엔코더(Encoder)(300), 스프레딩(Spreading) 처리부(400), 스크램블링(Scrambling) 처리부(500), 및 곱셈부(600)로 구성되어 있다.
상기 AICH 시그네이쳐 발생기(100)는 도 5에 도시된 바와 같이 0∼15까지의 시퀀스에 각각 대응되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들을 상기 액세스 슬롯 생성부(200)로 발생시키는 역할을 한다. 이 때, 상기 AICH 시그네이쳐 발생기(100)에 의해 발생되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들은 도 5에 도시된 바와 같이 각각 "+1, 0, -1"의 값 중에 어느 한 값으로 고정되어 있다.
또한, 상기 액세스 슬롯 생성부(200)는 상기 AICH 시그네이쳐 발생기(100)로부터 발생된 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들과 도시치 않은 상위의 복조기로부터 수신받은 프리엠블 신호(AIS)들을 이용하여 AICH의 실제값 심볼(Real value symbols)(a0, a1,…, a31)을 생성한 후 그 AICH의 실제값 심볼의 다음 필드에 '0'값을 채워 액세스 슬롯을 생성함과 동시에 상기 STTD 엔코더(300)로 출력하는 역할을 하며, 곱셈기(210), 덧셈기(220), 레지스터(Register)(230), 및 먹스(MUX)(240)로 구성되어 있다. 여기서, 상술한 프리엠블 신호(AIS)는 "+1, 0,-1"의 값 중 어느 한 값을 갖는다.
이 때, 상기 액세스 슬롯 생성부(200) 내에 장착된 곱셈기(210)는 상기 AICH 시그네이쳐 발생기(100)로부터 발생된 0∼15까지의 시퀀스에 각각 대응되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들과 상위의 복조기로부터 입력받은 프리엠블 신호(AIS)들을 각각 곱해주는 역할을 한다.
또한, 상기 액세스 슬롯 생성부(200) 내에 장착된 덧셈기(220)는 상기 곱셈기(210)로부터 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31) 값들을 입력받은 후 그 각 패턴 별로 더하여 6비트의 AICH 실제값 심볼(a0, a1,…, a31)을 생성하는 역할을 한다.
한편, 상기 액세스 슬롯 생성부(200) 내에 장착된 레지스터(230)는 상기 덧셈기(220)를 통해 생성된 6비트의 AICH 실제값 심볼(a0, a1,…, a31)을 잠시 저장하는 역할을 한다.
또한, 상기 액세스 슬롯 생성부(200) 내에 장착된 먹스(240)는 상기 레지스터(230)의 출력 신호인 AICH의 실제값 심볼(a0, a1,…, a31)의 다음 필드에 '0'값을 채워 AICH의 액세스 슬롯을 생성한 후 상기 STTD 엔코더(300)로 출력하는 역할을 한다.
한편, 상기 STTD 엔코더(300)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)과 홀수 심볼(a1, a3,…,a31)을 각각 입력받아 STTD 엔코딩을 수행하여 두 개의 안테나(A0, A1)에 각각 대응되는 동위상(I), 직교위상(Q) 데이터(DI_A0, DQ_A0, DI_A1, DQ_A1)를 각각 생성한 후 상기 스프레딩 처리부(400)로 출력하는 역할을 하며, 도 2에 도시된 바와 같이 제 1 지연부(310), 제 2 지연부(320), 제 1 곱셈기(330), 제 2 곱셈기(340), 제 3 지연부(350), 제 4 지연부(360), 제 1 먹스(370), 및 제 2 먹스(380)로 구성되어 있다.
이 때, 상기 STTD 엔코더(300) 내에 장착된 제 1 지연부(310)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)을 입력받아 1클럭 지연시킨 후 'DI_A0' 출력단을 통해 상기 스프레딩 처리부(400)로 출력하는 역할을 한다.
또한, 상기 STTD 엔코더(300) 내에 장착된 제 2 지연부(320)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 입력받아 1클럭 지연시켜 'DQ_A0' 출력단을 통해 상기 스프레딩 처리부(400)로 출력하는 역할을 한다.
한편, 상기 STTD 엔코더(300) 내에 장착된 제 1 곱셈기(330)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)에 각각 '-1' 값을 곱해주는 역할을 한다.
또한, 상기 STTD 엔코더(300) 내에 장착된 제 2 곱셈기(340)는 상기 제 2 지연부(320)의 출력 신호에 각각 '-1'을 곱해주는 역할을 한다.
한편, 상기 STTD 엔코더(300) 내에 장착된 제 3 지연부(350)는 상기 제 1 지연부(310)의 출력 신호를 1클럭(1 Clock) 지연시킨 후 상기 제 1 먹스(370)로 출력하는 역할을 한다.
또한, 상기 STTD 엔코더(300) 내에 장착된 제 4 지연부(360)는 상기 제 2 곱셈기(330)의 출력 신호를 1클럭 지연시킨 후 상기 제 1 먹스(370)로 출력하는 역할을 한다.
한편, 상기 STTD 엔코더(300) 내에 장착된 제 1 먹스(370)는 상기 제 1 곱셈기(330)의 출력 신호와 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 입력받음과 동시에 상기 제 3 지연부(350)의 출력 신호와 상기 제 4 지연부(360)의 출력 신호를 입력받은 후, '0'인 셀렉트 신호를 인가받으면 상기 제 1 곱셈기(330)의 출력 신호와 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 상기 제 2 먹스(380)로 통과시키는 한편, '1'인 셀렉트 신호(sel)를 인가받으면 상기 제 3 지연부(350)의 출력 신호와 상기 제 4 지연부(360)의 출력 신호를 상기 제 2 먹스(380)로 통과시키는 역할을 한다.
또한, 상기 STTD 엔코더(300) 내에 장착된 제 2 먹스(380)는 다이버시티 온 신호(sttd_on)가 인가되면 상기 제 1 먹스(370)의 출력 신호를 각각 'DI_A1' 및 'DQ_A1' 출력단을 통해 상기 스프레딩 처리부(400)로 스위칭시키는 역할을 한다.
한편, 상기 스프레딩 처리부(400)는 상기 STTD 엔코더(300)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)에 OVSF(Orthogonal Variable Streading Factor; 이하 "OVSF"라 칭함.) 코드(CCH)를 각각 곱하여 확산시킨 후 상기 스크램블링 처리부(500)로 출력하는 역할을 하며, OVSF 코드 발생기(410), 및 제 1, 2, 3, 4 곱셈기(420, 430, 440, 450)로 구성되어 있다.
이 때, 상기 스프레딩 처리부(400) 내에 장착된 OVSF 코드 발생기(410)는 OVSF 코드(CCH)를 상기 제 1, 2, 3, 4 곱셈기(420, 430, 440, 450)로 발생시키는 역할을 하며, 도 4에 도시된 바와 같이 레지스터(411), 8비트 카운터(412), 제 1, 2, 3, 4, 5, 6, 7, 8 곱셈기(413a, 413b, 413c, 413d, 413e, 413f, 413g, 413h), 및 XOR 연산 처리부(414)로 구성되어 있다. 상기 레지스터(411)는 상위로부터 할당된 8비트의 채널 코드 값을 'I0∼I7'에 각각 저장하는 역할을 하고, 상기 8비트 카운터(412)는 8비트의 카운트 값을 'C0∼C7' 출력단을 통해 발생시키는 역할을 하며, 상기 제 1, 2, 3, 4, 5, 6, 7, 8 곱셈기(413a, 413b, 413c, 413d, 413e, 413f, 413g, 413h)는 상기 레지스터(411)에 저장된 8비트 값과 상기 8비트 카운터(412)로부터 발생된 8비트 값을 각각 곱해주는 역할을 하고, 상기 XOR 연산 처리부(414)는 상기 제 1, 2, 3, 4, 5, 6, 7, 8 곱셈기(413a, 413b, 413c, 413d, 413e, 413f, 413g, 413h)의 출력 값들을 익스클루시브 오어 연산 처리하여 OVSF 코드(CCH)를 발생시키는 역할을 한다.
또한, 상기 스프레딩 처리부(400) 내에 장착된 제 1, 2, 3, 4 곱셈기(420, 430, 440, 450)는 상기 STTD 엔코더(300)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 상기 OVSF 코드 발생기(410)에 의해 생성된 OVSF 코드(CCH)를 각각 곱한 후 상기 스크램블링 처리부(500)로 출력하는 역할을 한다.
한편, 상기 스크램블링 처리부(500)는 상기 스프레딩 처리부(400)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 스크램블링 코드(C1, C2)를 곱하여 스크램블링을 수행한 후 상기 곱셈부(600)로 출력하는 역할을 하며, 스크램블링 코드 발생기(510), 및 스크램블러(520)로 구성되어 있다.
이 때, 상기 스크램블링 처리부(500) 내에 장착된 상기 스크램블링 코드 발생기(510)는 스크램블링 코드(C1, C2)를 발생시키는 역할을 한다.
또한, 상기 스크램블링 처리부(500) 내에 장착된 스크램블러(520)는 상기 스프레딩 처리부(400)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 상기 스크램블링 코드 발생부(510)에 의해 발생된 스크램블링 코드(C1, C2)를 곱하여 스크램블링을 수행한 후 상기 곱셈부(600)로 출력하는 역할을 한다.
한편, 상기 곱셈부(600)는 상기 스크램블링 처리부(500) 내 스크램블러(520)의 출력 신호(I_A0, Q_A0, I_A1, Q_A1)와 AICH 이득값(GAICH)을 각각 곱하여 두 개의 안테나(A0, A1)에 해당하는 최종 AICH 신호(AICH_A0, AICH_A1)를 도시치 않은 프론트/엔드 유닛으로 출력하는 역할을 하며, 제 1, 2 곱셈기(610, 620), 및 제 3,4 곱셈기(630, 640)로 구성되어 있다.
이 때, 상기 곱셈부(600) 내에 장착된 제 1, 2 곱셈기(610, 620)는 상기 스크램블링 처리부(500) 내 스크램블러(520)의 출력 신호(I_A0, Q_A0)와 AICH 이득값(GAICH)을 각각 곱한 후 안테나(A0)에 해당하는 최종 AICH 신호(AICH_A0)를 도시치 않은 프론트-엔드 인터페이스부로 출력하는 역할을 한다.
또한, 상기 곱셈부(600) 내에 장착된 제 3, 4 곱셈기(630, 640)는 상기 스크램블링 처리부(500) 내 스크램블러(520)의 출력 신호(I_A1, Q_A1)와 AICH 이득값(GAICH)을 각각 곱한 후 안테나(A1)에 해당하는 최종 AICH 신호(AICH_A1)를 도시치 않은 프론트-엔드 인터페이스부로 출력하는 역할을 한다.
그러면, 상기와 같은 구성을 가지는 본 발명의 일 실시예에 의한 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치의 동작 과정에 대해 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 상기 AICH 시그네이쳐 발생기(100)는 도 5에 도시된 바와 같이 0∼15까지의 시퀀스에 각각 대응되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들을 상기 액세스 슬롯 생성부(200)로 발생시킨다. 이 때, 상기 AICH 시그네이쳐 발생기(100)에 의해 발생되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들은 도 5에 도시된 바와 같이 각각 "+1, 0, -1"의 값 중에 어느 한 값으로 고정되어 있다.
그러면, 상기 액세스 슬롯 생성부(200) 내에 장착된 곱셈기(210)는 상기 AICH 시그네이쳐 발생기(100)로부터 발생된 0∼15까지의 시퀀스에 각각 대응되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들과 도시치 않은 상위의 복조기로부터 입력받은 프리엠블 신호(AIS)들을 각각 곱해준다. 여기서, 상술한 프리엠블 신호(AIS)는 "+1, 0, -1"의 값 중 어느 한 값을 갖는다.
이어서, 상기 액세스 슬롯 생성부(200) 내에 장착된 덧셈기(220)는 상기 곱셈기(210)로부터 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31) 값들을 입력받은 후 그 각 패턴 별로 더하여, 도 6의 AI(Acquisition Indicators) 영역(11a)인 6비트의 AICH 실제값 심볼(a0, a1,…, a31)을 생성한다.
그리고, 상기 액세스 슬롯 생성부(200) 내에 장착된 레지스터(230)는 상기 덧셈기(220)를 통해 생성된 6비트의 AICH 실제값 심볼(a0, a1,…, a31)을 잠시 저장하고, 상기 먹스(240)는 상기 레지스터(230)의 출력 신호인 AICH의 실제값 심볼(a0, a1,…, a31)의 다음 필드, 즉 도 6의 트랜스 미션 오프 영역(11b)에 '0'값을 채워 AICH의 액세스 슬롯(11)을 생성한 후 상기 STTD 엔코더(300)로 출력한다.
이 때, 상기 액세스 슬롯 생성부(200)가 AICH의 실제값 심볼(a0, a1,…, a31)을 생성하는 방법은 하기 [수학식 1]의 수식과 같이 표현할 수 있다.
(j= 0, …, 15)
여기서, aj는 AICH의 실제값 심볼을 나타내고, s는 AICH 시그네이쳐 패턴의 시퀀스를 나타내며, AIS는 프리엠블 신호를 나타내고, bs,j는 AICH 시그네이쳐 패턴을 나타낸다.
한편, 상기 STTD 엔코더(300)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)과 홀수 심볼(a1, a3,…, a31)을 각각 'DIN_I', 'DIN_Q' 입력단을 통해 입력받아 STTD 엔코딩을 수행하여 두 개의 안테나(A0, A1)에 각각 대응되는 동위상(I), 직교위상(Q) 데이터(DI_A0, DQ_A0, DI_A1, DQ_A1)를 각각 생성한 후 상기 스프레딩 처리부(400)로 출력한다.
이하, 하기에서는 상기 STTD 엔코더(300)의 세부 동작 과정에 대해 도 2, 도 3을 참조하여 설명하기로 한다.
먼저, 상기 STTD 엔코더(300) 내에 장착된 제 1 지연부(310)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)을 도 3에 도시된 것처럼 'DIN_I' 입력단을 통해 입력받아 1클럭 지연시킨후 'DI_A0' 출력단을 통해 상기 스프레딩 처리부(400)로 출력한다.
또한, 상기 STTD 엔코더(300) 내에 장착된 제 2 지연부(320)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 도 3에 도시된 것처럼 'DIN_Q' 입력단을 통해 입력받아 1클럭 지연시켜 'DQ_A0' 출력단을 통해 상기 스프레딩 처리부(400)로 출력한다.
한편, 상기 STTD 엔코더(300) 내에 장착된 제 1 곱셈기(330)는 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)에 각각 '-1' 값을 곱하여 출력하고, 상기 제 2 곱셈기(340)는 상기 제 2 지연부(320)의 출력 신호에 각각 '-1'을 곱하여 출력한다.
또한, 상기 STTD 엔코더(300) 내에 장착된 제 3 지연부(350)는 상기 제 1 지연부(310)의 출력 신호를 1클럭 지연시킨 후 상기 제 1 먹스(370)로 출력한다.
그리고, 상기 STTD 엔코더(300) 내에 장착된 제 4 지연부(360)는 상기 제 2 곱셈기(330)의 출력 신호를 1클럭 지연시킨 후 상기 제 1 먹스(370)로 출력한다.
그러면, 상기 STTD 엔코더(300) 내에 장착된 제 1 먹스(370)는 상기 제 1 곱셈기(330)의 출력 신호와 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 입력받음과 동시에 상기 제 3 지연부(350)의 출력 신호와 상기 제 4 지연부(360)의 출력 신호를 입력받은 후, '0'인 셀렉트 신호를 인가받으면 상기 제 1 곱셈기(330)의 출력 신호와 상기 액세스 슬롯 생성부(200) 내 먹스(240)의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 상기 제 2 먹스(380)로 통과시키는 한편, '1'인 셀렉트 신호를 인가받으면 상기 제 3 지연부(350)의 출력 신호와 상기 제 4 지연부(360)의 출력 신호를 상기 제 2 먹스(380)로 통과시킨다.
한편, 상기 STTD 엔코더(300) 내에 장착된 제 2 먹스(380)는 다이버시티 온 신호(sttd_on)가 인가되면 상기 제 1 먹스(370)의 출력 신호를 각각 'DI_A1' 및 'DQ_A1' 출력단을 통해 상기 스프레딩 처리부(400)로 스위칭시킨다.
그러면, 상기 스프레딩 처리부(400)는 상기 STTD 엔코더(300)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)에 OVSF 코드(CCH)를 각각 곱하여 확산시킨 후 상기 스크램블링 처리부(500)로 출력한다.
이하, 하기에서는 상술한 스프레딩 처리부(400)의 세부 동작 과정에 대해 도 4를 참조하여 설명하기로 한다.
먼저, 상기 OVSF 코드 발생기(410) 내에 장착된 레지스터(411)는 상위로부터 할당된 8비트의 채널 코드 값을 'I0∼I7'에 각각 저장하고, 상기 8비트 카운터(412)는 8비트의 카운트 값을 'C0∼C7' 출력단을 통해 발생시킨다.
그러면, 상기 OVSF 코드 발생기(410) 내에 장착된 제 1, 2, 3, 4, 5, 6, 7, 8 곱셈기(413a, 413b, 413c, 413d, 413e, 413f, 413g, 413h)는 상기 레지스터(411)에 저장된 8비트 값과 상기 8비트 카운터(412)로부터 발생된 8비트 값을 각각 곱하여 상기 XOR 연산 처리부(414)로 출력한다.
이어서, 상기 OVSF 코드 발생기(410) 내에 장착된 XOR 연산 처리부(414)는 상기 제 1, 2, 3, 4, 5, 6, 7, 8 곱셈기(413a, 413b, 413c, 413d, 413e, 413f, 413g, 413h)의 출력 값들을 익스클루시브 오어 연산 처리하여 OVSF 코드(CCH)를 발생시킨다.
그러면, 상기 스프레딩 처리부(400) 내에 장착된 제 1, 2, 3, 4 곱셈기(420, 430, 440, 450)는 상기 STTD 엔코더(300)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 상기 OVSF 코드 발생기(410)에 의해 생성된 OVSF 코드(CCH)를 각각 곱하여 확산시킨 후 상기 스크램블링 처리부(500)로 출력한다.
한편, 상기 스크램블링 처리부(500)는 상기 스프레딩 처리부(400)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 스크램블링 코드(C1, C2)를 곱하여 스크램블링을 수행한 후 상기 곱셈부(600)로 출력한다.
이하, 하기에서는 상술한 스크램블링 처리부(500)의 세부 동작 과정에 대해 설명하기로 한다.
먼저, 상기 스크램블링 처리부(500) 내에 장착된 상기 스크램블링 코드 발생기(510)는 스크램블링 코드(C1, C2)를 발생시킨다.
이어서, 상기 스크램블링 처리부(500) 내에 장착된 스크램블러(520)는 상기 스프레딩 처리부(400)의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 상기 스크램블링 코드 발생부(510)에 의해 발생된 스크램블링 코드(C1, C2)를 곱하여 스크램블링을 수행한 후 상기 곱셈부(600)로 출력한다.
그러면, 상기 곱셈부(600) 내에 장착된 제 1, 2 곱셈기(610, 620)는 상기 스크램블링 처리부(500) 내 스크램블러(520)의 출력 신호(I_A0, Q_A0)와 AICH 이득값(GAICH)을 각각 곱한 후 안테나(A0)에 해당하는 최종 AICH 신호(AICH_A0)를 도시치 않은 프론트-엔드 인터페이스부로 출력한다.
또한, 상기 곱셈부(600) 내에 장착된 제 3, 4 곱셈기(630, 640)는 상기 스크램블링 처리부(500) 내 스크램블러(520)의 출력 신호(I_A1, Q_A1)와 AICH 이득값(GAICH)을 각각 곱한 후 안테나(A1)에 해당하는 최종 AICH 신호(AICH_A1)를 도시치 않은 프론트-엔드 인터페이스부로 출력한다.
한편, 상기 곱셈부(600)의 최종 AICH 신호(AICH_A0, AICH_A1)(10)는 도 6에 도시된 바와 같이, 20msec 동안 반복되는 15개의 액세스 슬롯(AS)(11)이 한 프레임으로 구성되어 있으며, 이 때 상기 15개의 액세스 슬롯(AS)(11)은 각각 6비트의 크기를 갖는 실제값 심볼(a0, a1,…, a31)들로 구성된 4096 칩의 AI 영역(11a)과 1024칩 동안 전송이 없는 '0'값으로 채워진 트랜스미션 오프 영역(11b)으로 각각 이루어져 있다.
상술한 바와 같이 본 발명에 의한 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치에 의하면, 단말기의 RACH에 대한 응답 신호로 AICH 프레임을 전용적으로 사용 가능하도록 해줌으로써 ＩＭＴ-2000 비동기식 기지국 시스템의 속도 및 처리 용량을 증대시켜 성능을 향상시켜 준다는 뛰어난 효과가 있다.

Claims (12)

  1. 0∼15까지의 시퀀스에 각각 대응되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들을 발생시키는 AICH 시그네이쳐 발생기;
    상기 AICH 시그네이쳐 발생기로부터 발생된 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들과 상위로부터 수신받은 프리엠블 신호(AIS)들을 이용하여 AICH의 실제값 심볼(a0, a1,…, a31)을 생성한 후 그 AICH의 실제값 심볼의 다음 필드에 '0'값을 채워 액세스 슬롯을 생성하는 액세스 슬롯 생성부;
    상기 액세스 슬롯 생성부의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)과 홀수 심볼(a1, a3,…, a31)을 각각 입력받아 STTD 엔코딩을 수행하여 두 개의 안테나(A0, A1)에 각각 대응되는 동위상(I), 직교위상(Q) 데이터(DI_A0, DQ_A0, DI_A1, DQ_A1)를 각각 생성하는 STTD 엔코더;
    상기 STTD 엔코더의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)에 OVSF 코드(CCH)를 각각 곱하여 확산시키는 스프레딩 처리부;
    상기 스프레딩 처리부의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 스크램블링 코드(C1, C2)를 곱하여 스크램블링을 수행하는 스크램블링 처리부; 및
    상기 스크램블링 처리부의 출력 신호(I_A0, Q_A0, I_A1, Q_A1)와 AICH 이득값(GAICH)을 각각 곱하여 두 개의 안테나(A0, A1)에 해당하는 최종 AICH 신호(AICH_A0, AICH_A1)를 출력하는 곱셈부로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  2. 제 1항에 있어서,
    상기 AICH 시그네이쳐 발생기에 의해 발생되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들은, 각각 "+1, 0, -1"의 값 중에 어느 한 값으로 고정되어 있는 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  3. 제 1항에 있어서,
    상기 액세스 슬롯 생성부가 상위 복조기로부터 수신받는 프리엠블 신호(AIS)는, "+1, 0, -1"의 값 중 어느 한 값을 갖는 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  4. 제 1항에 있어서,
    상기 액세스 슬롯 생성부는, 하기 [수학식 1]을 이용하여 AICH의 실제값 심볼(a0, a1,…, a31)을 생성하는 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
    [수학식 1]
    (j= 0, …, 15)
    여기서, aj는 AICH의 실제값 심볼을 나타내고, s는 AICH 시그네이쳐 패턴의 시퀀스를 나타내며, AIS는 프리엠블 신호를 나타내고, bs,j는 AICH 시그네이쳐 패턴을 나타낸다.
  5. 제 1항에 있어서,
    상기 액세스 슬롯 생성부는, 상기 AICH 시그네이쳐 발생기로부터 발생된 0∼15까지의 시퀀스에 각각 대응되는 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31)들과 상위의 복조기로부터 입력받은 프리엠블 신호(AIS)들을 각각 곱하여 출력하는 곱셈기;
    상기 곱셈기로부터 AICH 시그네이쳐 패턴(bs,0, bs,1,…, bs,31) 값들을 입력받은 후 그 각 패턴 별로 더하여 6비트의 AICH 실제값 심볼(a0, a1,…, a31)을 생성하는 덧셈기;
    상기 덧셈기를 통해 생성된 6비트의 AICH 실제값 심볼(a0, a1,…, a31)을 잠시 저장하는 레지스터; 및
    상기 레지스터의 출력 신호인 AICH의 실제값 심볼(a0, a1,…, a31)의 다음 필드에 '0'값을 채워 AICH의 액세스 슬롯을 생성하는 먹스로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  6. 제 1항에 있어서,
    상기 STTD 엔코더는, 상기 액세스 슬롯 생성부의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)을 입력받아 1클럭 지연시킨 후 'DI_A0' 출력단으로 출력하는 제 1 지연부;
    상기 액세스 슬롯 생성부의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 입력받아 1클럭 지연시켜 'DQ_A0' 출력단으로 출력하는 제 2 지연부;
    상기 액세스 슬롯 생성부의 출력 신호 중 실제값 심볼의 짝수 심볼(a0, a2,…, a30)에 각각 '-1' 값을 곱한 후 출력하는 제 1 곱셈기;
    상기 제 2 지연부의 출력 신호에 각각 '-1'을 곱한 후 출력하는 제 2 곱셈기;
    상기 제 1 지연부의 출력 신호를 1클럭 지연시켜 출력하는 제 3 지연부;
    상기 제 2 곱셈기의 출력 신호를 1클럭 지연시켜 출력하는 제 4 지연부;
    상기 제 1 곱셈기의 출력 신호와 상기 액세스 슬롯 생성부의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 입력받음과 동시에 상기 제 3 지연부의 출력 신호와 상기 제 4 지연부의 출력 신호를 입력받은 후, '0'인 셀렉트 신호를 인가받으면 상기 제 1 곱셈기의 출력 신호와 상기 액세스 슬롯 생성부의 출력 신호 중 실제값 심볼의 홀수 심볼(a1, a3,…, a31)을 통과시키는 한편, '1'인 셀렉트 신호를 인가받으면 상기 제 3 지연부의 출력 신호와 상기 제 4 지연부의 출력 신호를 통과시키는 제 1 먹스; 및
    다이버시티 온 신호(sttd_on)가 인가되면 상기 제 1 먹스의 출력 신호를 각각 'DI_A1' 및 'DQ_A1' 출력단을 통해 상기 스프레딩 처리부로 스위칭시키는 제 2 먹스로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  7. 제 1항에 있어서,
    상기 스프레딩 처리부는, OVSF 코드(CCH)를 발생시키는 OVSF 코드 발생기; 및
    상기 STTD 엔코더의 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 상기 OVSF 코드 발생기에 의해 생성된 OVSF 코드(CCH)를 각각 곱한 후 상기 스크램블링 처리부로 출력하는 제 1, 2, 3, 4 곱셈기로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  8. 제 7항에 있어서,
    상기 OVSF 코드 발생기는, 상위로부터 할당된 8비트의 채널 코드 값을 저장하는 레지스터;
    8비트의 카운트 값을 발생시키는 8비트 카운터;
    상기 레지스터에 저장된 8비트 값과 상기 8비트 카운터로부터 발생된 8비트 값을 각각 곱한 후 출력하는 제 1, 2, 3, 4, 5, 6, 7, 8 곱셈기; 및
    상기 제 1, 2, 3, 4, 5, 6, 7, 8 곱셈기의 출력 값들을 익스클루시브 오어 연산 처리하여 OVSF 코드(CCH)를 발생시키는 XOR 연산 처리부로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  9. 제 1항에 있어서,
    상기 스크램블링 처리부는, 스크램블링 코드(C1, C2)를 발생시키는 스크램블링 코드 발생기; 및
    상기 스프레딩 처리부의 각 출력 신호(DI_A0, DQ_A0, DI_A1, DQ_A1)와 상기 스크램블링 코드 발생기에 의해 발생된 스크램블링 코드(C1, C2)를 곱하여 스크램블링을 수행한 후 상기 곱셈부로 출력하는 스크램블러로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  10. 제 1항에 있어서,
    상기 곱셈부는, 상기 스크램블링 처리부의 출력 신호(I_A0, Q_A0)와 AICH 이득값(GAICH)을 각각 곱한 후 안테나(A0)에 해당하는 최종 AICH 신호(AICH_A0)를 프론트-엔드 인터페이스부로 출력하는 제 1, 2 곱셈기; 및
    상기 스크램블링 처리부의 출력 신호(I_A1, Q_A1)와 AICH 이득값(GAICH)을 각각 곱한 후 안테나(A1)에 해당하는 최종 AICH 신호(AICH_A1)를 프론트-엔드 인터페이스부로 출력하는 제 3, 4 곱셈기로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  11. 제 1항에 있어서,
    상기 곱셈부의 출력 신호인 AICH 신호(AICH_A0, AICH_A1)는, 20msec 동안 반복되는 15개의 액세스 슬롯(AS)이 한 프레임으로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
  12. 제 11항에 있어서,
    상기 15개의 액세스 슬롯(AS)은, 각각 6비트의 크기를 갖는 실제값 심볼(a0, a1,…, a31)들로 구성된 4096 칩의 AI 영역; 및
    1024 칩 동안 전송이 없는 '0'값으로 채워진 트랜스미션 오프 영역으로 구성된 것을 특징으로 하는 ＩＭＴ-2000 비동기식 기지국 모뎀의 ＡＩＣＨ 변조 장치.
KR1020010075856A 2001-12-03 2001-12-03 Ｉｍｔ-2000 비동기식 기지국 모뎀의 ａｉｃｈ 변조 장치 KR20030045928A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010075856A KR20030045928A (ko) 2001-12-03 2001-12-03 Ｉｍｔ-2000 비동기식 기지국 모뎀의 ａｉｃｈ 변조 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010075856A KR20030045928A (ko) 2001-12-03 2001-12-03 Ｉｍｔ-2000 비동기식 기지국 모뎀의 ａｉｃｈ 변조 장치

Publications (1)

Publication Number Publication Date
KR20030045928A true KR20030045928A (ko) 2003-06-12

Family

ID=29572656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010075856A KR20030045928A (ko) 2001-12-03 2001-12-03 Ｉｍｔ-2000 비동기식 기지국 모뎀의 ａｉｃｈ 변조 장치

Country Status (1)

Country Link
KR (1) KR20030045928A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030052839A (ko) * 2001-12-21 2003-06-27 한국전자통신연구원 광대역 부호 분할 다중 접속 시스템 기지국의 지시 채널처리를 위한 변조장치 및 그를 이용한 지시 채널 처리 방법
KR20030067341A (ko) * 2002-02-08 2003-08-14 주식회사 팬택앤큐리텔 Ｉｓ-2000 시스템에서의 기지국내 동기식 복조장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030052839A (ko) * 2001-12-21 2003-06-27 한국전자통신연구원 광대역 부호 분할 다중 접속 시스템 기지국의 지시 채널처리를 위한 변조장치 및 그를 이용한 지시 채널 처리 방법
KR20030067341A (ko) * 2002-02-08 2003-08-14 주식회사 팬택앤큐리텔 Ｉｓ-2000 시스템에서의 기지국내 동기식 복조장치

Similar Documents

Publication Publication Date Title
KR100887691B1 (ko) 신호들에 확산 코드들을 적용
CA2302391C (en) A method of and apparatus for transmitting data in a multiple carrier system
US6510173B1 (en) Method for the orthogonal and offset transmission-reception of a signal and device for realizing the same
US7362867B1 (en) Apparatus and method for generating scrambling code in UMTS mobile communication system
KR100689562B1 (ko) 코드 분할 다중 접속 통신에서 4 위상 확산 코드
EP1147618B1 (en) Method and apparatus for reducing peak-to-average ratio in a cdma communication system
JP2004535094A (ja) 多重符号と多重アンテナを用いた無線通信システム用送信装置
KR20000070386A (ko) 통신 시스템에서 코딩된 시퀀스를 디스프레딩하는 방법 및 장치
KR20080005906A (ko) Ｃｄｍａ 시스템 전송 매트릭스 계수 계산을 행하는 사용자장치
CN1334658A (zh) 用于异步cdma通信系统中移动站的导频信道功率测量装置
KR100647937B1 (ko) 확산 스펙트럼 수신기, 확산 스펙트럼 신호 수신 방법 및광대역 코드 분할 다중 접속 수신기
KR20030045928A (ko) Ｉｍｔ-2000 비동기식 기지국 모뎀의 ａｉｃｈ 변조 장치
JP2002135168A (ja) Ｒａｃｈ受信装置
JP3477827B2 (ja) 拡散符号発生方法及び装置
US8363690B2 (en) Codeword synthesizing system and a correlation system, methods of operation thereof and a spread spectrum communications transceiver employing the same
US8027371B2 (en) Combine time multiplexed pilot (TMP) derotation with descrambling and despreading in data correlators used by rake receivers
JPH0888587A (ja) スペクトラム拡散通信装置
JP3602476B2 (ja) Ｃｄｍａ用送信装置
KR20060081876A (ko) 코드 분할 다중 방식을 사용하는 통신 시스템에서 확산코드 생성을 위한 장치 및 방법
KR101214990B1 (ko) 코드 분할 다중 시스템에서의 레이크 수신기 및 그에 따른수신 방법
KR100441878B1 (ko) 광대역 부호분할 다중접속 방식을 이용한 무선 구간암호화 장치 및 방법
KR20080093101A (ko) 스크램블링 코드를 생성하기 위한 장치 및 방법
JP2002271231A (ja) スライディングコリレータ

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination