KR20030042687A - 터보 디코더 및 디코딩 방법 - Google Patents

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Abstract

본 발명은 이동통신 시스템에 관한 것으로, 특히 한 개의 구성 복호화기(Constituent MAP Decoder)로 구성된 터보 디코더에 관한 것이다. 이상에서와 같이 본 발명의 터보 디코더는 터보 디코더는 부호화되어 수신된 비트들을 멀티플렉싱하는 멀티플렉서들; 상기 멀티플렉싱되어 입력되는 비트들과, 피드백 입력 정보 비트들을 이용하여 1차와, 2차로 디코딩하는 복호기; 상기 복호기의 출력을 디멀티플렉싱하는 디멀티플렉서; 상기 디멀티플렉서의 출력을 인터리빙하여 상기 복호기로 피드백 출력하는 인터리버; 상기 디멀티플렉서의 출력을 디인터리빙하여 상기 복호기로 피드백 출력하는 디인터리버를 포함하여 구성된다.

Description

터보 디코더 및 디코딩 방법{Turbo decoder and decoding method}
본 발명은 이동통신 시스템에 관한 것으로, 특히 한 개의 구성 복호화기(Constituent MAP Decoder)로 구성된 터보 디코더에 관한 것이다.
제 3 세대 CDMA 이동통신 시스템은 수 Mbps까지의 고속 데이터 전송을 지원할 수 있어야 한다. 데이터 통신은 음성 통신과는 달리 10-5~10-6정도의 아주 낮은 패킷 에러 확률을 요구하기 때문에 고속 데이터 통신에 있어서는 기존 시스템에서 주로 사용되던 컨벌루셔널 코딩(Convolutional Coding) 방법으로는 한계에 부딪칠 수밖에 없다.
그러나, 최근에 급속도로 널리 알려진 터보 코딩(Turbo Coding) 방법을 사용하면 열악한 이동통신 환경 하에서도 상기에서 요구하는 정도의 아주 낮은 패킷 에러 확률을 유지할 수 있기 때문에 터보 코딩 방법은 최근 이동통신 시스템에 대한 표준으로 널리 채택되고 있다.
상기 터보 디코더의 구조에 따르면, 입력되는 코드워드들이 두 개의 컨벌루션널 디코더들을 교대로 통과하므로 상기 터보 디코더의 구성은 복잡도 측면에서 상당히 단순화 된다.
그러나, 전술한 바와 같이, 상기 입력되는 코드워드들이 반복적으로(iterative1y) 상기 두 개의 컨벌루션 디코더들을 통과하기 위해서는 상기 두 개의 컨벌루션 디코더들의 출력들이 "0" 또는 "1"과 같은 강판정(hard decision)한 값들이 아니라 "0" 이거나 "1" 일 확률의 비에 해당하는 경판정(soft decision)한 값이어야 한다.
상기 경판정값을 얻기 위해서 정보 비트의 사후(A Posteriori) 확률 값을 계산하고, 상기 사후 확률 값이 최대가 되도록 상기 정보 비트를 디코딩 하는 최대 사후(Maximum A Posteriori;이하 MAP) 디코딩 기법이 제안되었다.
상기 MAP 디코딩은 실제적으로 구현하는데 있어 계산적인 복잡도가 매우 크므로, 이를 경감하기 위해서 제안된 것이 로그(log) 계산을 이용한 최대-로그 MAP 알고리즘이다.
도 1은 종래 기술에 따른 터보 디코더의 구조를 나타낸 도면이다.
도 1을 참조하면, 상기의 최대-로그 MAP 알고리즘을 이용한 두 개의 구성 복호화기(101,103)와, 인터리버(102)와, 디인터리버(105)와, 먹스(104)와, 합성기(106)와, 판정기(107)로 구성된다.
상기 제1 구성 복호기(101)는 시스테메틱 비트들, 제1 패리티 비트들과, 1차 디코딩된 부가 정보 비트들(dk)을 이용하여 1차로 디코딩 한다. 상기 1차 디코딩된 부가 정보 비트들은 상기 제2 구성 복호화기(103)의 출력 비트이다.
상기 1차 디코딩 비트들(제2 구성 복호화기 입장에서 1차 디코딩된 부가 정보 비트들이 된다.)은 인터리버(102)에 의해 인터리빙되어 상기 제2 구성 복호기(103)에 입력된다.
상기 제2 구성 복호기(103)는 상기 1차 디코딩 비트들과, 제2 패리티 비트들들과, 0 또는 시스테메틱 플러싱 비트들이 구별되어 입력되는 비트들을 이용하여 2차로 디코딩한다.
여기서, 상기 시스테메틱 비트들은 정보 비트들이고, 상기 제1, 제2 패리티 비트들은 송신단에서의 부호화 과정에서 오류 정정을 위해 두 개의 구성 부호기에서 각각 부가된 리던던시 비트들이다. 또한, 시스테메틱 플러싱 비트는 트렐리스종단(Trellis Termination)을 위해 추가로 부가되는 비트들이다.
그리고, N번째 반복된 디코딩에서 상기 판정기(107)는 상기 인터리버(102)의 출력 신호와, 상기 디인터리버(105)의 출력 신호를 합성된 값(합성기(106)에서)을 최종적으로 경판정한다.
이와 같은 종래 기술에서는 동일한 기능을 하는 구성 복호화기를 중복 사용함으로써 하드웨어 구현시 로직의 사이즈가 불필요하게 증가한다.
따라서, 본 발명은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 적은 사이즈의 터보 디코더 및 디코딩 방법을 제공하기 위한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 터보 디코더는 부호화되어 수신된 비트들을 멀티플렉싱하는 멀티플렉서들; 상기 멀티플렉싱되어 입력되는 비트들과, 피드백 입력 정보 비트들을 이용하여 1차와, 2차로 디코딩하는 복호기; 상기 복호기의 출력을 디멀티플렉싱하는 디멀티플렉서; 상기 디멀티플렉서의 출력을 인터리빙하여 상기 복호기로 피드백 출력하는 인터리버; 상기 디멀티플렉서의 출력을 디인터리빙하여 상기 복호기로 피드백 출력하는 디인터리버를 포함하여 구성된다.
바람직하게, 상기 수신된 비트들은 정보 비트들인 시스테메틱 비트들과, 이 비트들에 부가된 오류 정정 비트들인 제1, 제2 패리티 비트들과, 트렐리스 종단을 위한 시스테메틱 플러싱 비트들로 이루어진다.
바람직하게, 0 또는 상기 시스테메틱 플러싱 비트들을 멀티플렉싱하는 제1멀티플렉서; 상기 멀티플렉싱된 0 또는 시스테메틱 비트들과, 시스테메틱 비트들을 멀티플렉싱하는 제2 멀티플렉서; 상기 제1 패리티 비트들과, 제2 패리티 비트들을 멀티플렉싱하는 제3 멀티플렉서를 더 포함하여 구성된다.
바람직하게, 상기 복호기는 시스테메틱 비트들과, 제1 패리티 비트들과, 피드백 입력 정보 비트들을 이용하여 1차 디코딩하고, 0 또는 시스테메틱 플러싱 비트들과, 제2 패리티 비트들과, 상기 재 피드백된 비트들을 이용하여 2차 디코딩을 수행한다.
바람직하게, 상기 인터리버와 디인터리버의 출력을 인터리버와 디인터리버 순서로 멀티플렉싱하는 제4 멀티플렉서를 더 포함하여 구성된다.
바람직하게, 상기 인터리버의 출력과 상기 디인터리버의 출력으로부터 부호를 판정하는 판정기를 더 포함하여 구성된다.
이상과 같은 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 터보 코딩 방법은 터보 코드에 의해 부호화되어 수신된 비트들을 멀티플렉싱하는 단계; 상기 멀티플렉싱되어 입력되는 비트들과, 피드백 입력 정보 비트들을 이용하여 1차와, 2차로 디코딩하는 단계; 상기 디코딩된 비트들을 디멀티플렉싱하는 단계; 상기 디멀티플렉싱된 비트들을 디인터리빙하여 상기 피드백 입력 정보로 제공하는 단계를 포함하여 이루어진다.
바람직하게, 상기 수신된 비트들은 정보 비트들인 시스테메틱 비트들과, 이 비트들에 부가된 오류 정정 비트들인 제1, 제2 패리티 비트들과, 트렐리스 종단을 위한 시스테메틱 플러싱 비트들로 이루어진다.
바람직하게, 0 또는 상기 시스테메틱 플러싱 비트들을 멀티플렉싱하는 단계; 상기 멀티플렉싱된 0 또는 시스테메틱 비트들과, 시스테메틱 비트들을 멀티플렉싱하는 단계; 상기 제1 패리티 비트들과, 제2 패리티 비트들을 멀티플렉싱하는 단계를 더 포함하여 이루어진다.
도 1은 종래 기술에 따른 터보 디코더의 구조를 나타낸 도면이다.
도 2는 본 발명에 따른 터보 디코더의 구조를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
201,202,203,210 : 먹스(MUX)
204 : 구성 복호화기
205 : 인터리버
206 : 디인터리버
207 : 합성기
208 : 판정기
209 : 디먹스
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 터보 디코더의 구조를 나타낸 도면이다.
도 2를 참조하면, 터보 디코더는 하나의 구성 복호화기(204)와, 복수의 먹스(201,202,203,210)와, 디먹스(209)와, 인터리버(205)와, 디인터리버(206)와, 합성기(207)와, 판정기(208)로 구성된다.
상기 먹스는 멀티플렉서(Multiplexer)의 약칭이며, 디먹스는 디멀티플렉서(De-multiplexer)의 약칭이다.
제1 먹스(201)는 0 또는 시스테메틱 플러싱 비트들을 구별하여 제2 먹스(202)의 입력으로 제공한다. 제2 먹스(202)는 상기 구별된 0 또는 시스테메틱 플러싱 비트들과, 시스테메틱 비트들을 구별하여 상기 구성 복호화기(204)에 입력으로 제공한다.
제3 먹스(203)는 제1 패리티 비트들과, 제2 패리티 비트들을 구별하여 상기 구성 복호화기(204)에 입력으로 제공한다.
첫 번째 반복에서, 상기 구성 복호화기(204)는 시스테메틱 비트들과, 제1 패리티 비트들을 이용하여 1차 디코딩된 비트들을 생성한다. 이 1차 디코딩 비트들은 상기 디먹스(209)를 통하여 상기 인터리버(205)에 저장된다.
상기 인터리버(205)는 상기 1차 디코딩 비트를 상기 구성 복호화기(204)의 입력으로 제공한다. 이 입력은 상기 1차 디코딩된 부가 정보 비트들을 지칭한다.
상기 구성 복호화기(204)는 이 1차 디코딩된 부가 정보 비트들과, 0 또는 시스테메틱 플러싱 비트들과, 제2 패리비 비트들을 이용하여 2차로 디코딩된 비트들을 생성한다. 이 2차 디코딩된 비트들은 디먹스(209)를 통하여 디인터리버(206)에 저장된다.
2번째 반복에서, 상기 구성 복호화기(204)는 시스테메틱 비트들과, 제1 패리티 비트들과, 상기 2차 디코딩된 비트들(1차 디코딩된 부가 정보 비트들)을 이용하여 1차 디코딩된 비트들을 생성한다. 이 1차 디코딩 비트들은 상기 디먹스(209)를 통하여 상기 인터리버(205)에 저장된다.
상기의 과정은 N-1번째 반복까지 이루어지며, N번째 반복에서, 상기 인터리버(205)와, 디인터리버(207)의 출력은 합성기(207)에 의해 더해지며, 상기 판정기(208)는 이 더해진 값을 부호 판정(경판정)한다.
이상의 설명에서와 같이 본 발명은 하나의 구성 복호화기를 이용하여 구현을 간단히 하였다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.

Claims (9)

  1. 부호화되어 수신된 비트들을 멀티플렉싱하는 멀티플렉서들;
    상기 멀티플렉싱되어 입력되는 비트들과, 피드백 입력 정보 비트들을 이용하여 1차와, 2차로 디코딩하는 복호기;
    상기 복호기의 출력을 디멀티플렉싱하는 디멀티플렉서;
    상기 디멀티플렉서의 출력을 인터리빙하여 상기 복호기로 피드백 출력하는 인터리버;
    상기 디멀티플렉서의 출력을 디인터리빙하여 상기 복호기로 피드백 출력하는 디인터리버를 포함하여 구성되는 것을 특징으로 하는 터보 디코더.
  2. 제 1 항에 있어서, 상기 수신된 비트들은 정보 비트들인 시스테메틱 비트들과, 이 비트들에 부가된 오류 정정 비트들인 제1, 제2 패리티 비트들과, 트렐리스 종단을 위한 시스테메틱 플러싱 비트들로 이루어지는 것을 특징으로 하는 터보 디코더.
  3. 제 2 항에 있어서, 0 또는 상기 시스테메틱 플러싱 비트들을 멀티플렉싱하는 제1 멀티플렉서;
    상기 멀티플렉싱된 0 또는 시스테메틱 비트들과, 시스테메틱 비트들을 멀티플렉싱하는 제2 멀티플렉서;
    상기 제1 패리티 비트들과, 제2 패리티 비트들을 멀티플렉싱하는 제3 멀티플렉서를 포함하여 구성되는 것을 특징으로 하는 터보 디코더.
  4. 제 2 항에 있어서, 상기 복호기는 시스테메틱 비트들과, 제1 패리티 비트들과, 피드백 입력 정보 비트들을 이용하여 1차 디코딩하고, 0 또는 시스테메틱 플러싱 비트들과, 제2 패리티 비트들과, 상기 재 피드백된 비트들을 이용하여 2차 디코딩을 수행하는 것을 특징으로 하는 터보 디코더.
  5. 제 1 항에 있어서, 상기 인터리버와 디인터리버의 출력을 인터리버와 디인터리버 순서로 멀티플렉싱하는 제4 멀티플렉서를 더 포함하여 구성되는 것을 특징으로 하는 터보 디코더.
  6. 제 1 항에 있어서, 상기 인터리버의 출력과 상기 디인터리버의 출력으로부터 부호를 판정하는 판정기를 더 포함하여 구성되는 것을 특징으로 하는 터보 디코더.
  7. 터보 코드에 의해 부호화되어 수신된 비트들을 멀티플렉싱하는 단계;
    상기 멀티플렉싱되어 입력되는 비트들과, 피드백 입력 정보 비트들을 이용하여 1차와, 2차로 디코딩하는 단계;
    상기 디코딩된 비트들을 디멀티플렉싱하는 단계;
    상기 디멀티플렉싱된 비트들을 디인터리빙하여 상기 피드백 입력 정보로 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 터보 디코딩 방법.
  8. 제 7 항에 있어서, 상기 수신된 비트들은 정보 비트들인 시스테메틱 비트들과, 이 비트들에 부가된 오류 정정 비트들인 제1, 제2 패리티 비트들과, 트렐리스 종단을 위한 시스테메틱 플러싱 비트들로 이루어지는 것을 특징으로 하는 터보 디코딩 방법.
  9. 제 8 항에 있어서, 0 또는 상기 시스테메틱 플러싱 비트들을 멀티플렉싱하는 단계;
    상기 멀티플렉싱된 0 또는 시스테메틱 비트들과, 시스테메틱 비트들을 멀티플렉싱하는 단계;
    상기 제1 패리티 비트들과, 제2 패리티 비트들을 멀티플렉싱하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 터보 디코딩 방법.
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