KR20030042154A - Method Of Fabricating Semiconductor Transistor Having Silicide Pattern - Google Patents
Method Of Fabricating Semiconductor Transistor Having Silicide Pattern Download PDFInfo
- Publication number
- KR20030042154A KR20030042154A KR1020010072688A KR20010072688A KR20030042154A KR 20030042154 A KR20030042154 A KR 20030042154A KR 1020010072688 A KR1020010072688 A KR 1020010072688A KR 20010072688 A KR20010072688 A KR 20010072688A KR 20030042154 A KR20030042154 A KR 20030042154A
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- gate conductive
- pattern
- forming
- conductive layer
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 37
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 70
- 238000000034 method Methods 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims description 25
- 238000005468 ion implantation Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 8
- 238000005054 agglomeration Methods 0.000 abstract 1
- 230000002776 aggregation Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000009828 non-uniform distribution Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 실리사이드 패턴을 포함하는 반도체 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor transistor including a silicide pattern.
반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 폭 역시 미세하게 형성하는 것이 요구된다. 하지만, 이러한 게이트 패턴의 미세화는 상기 게이트 패턴의 저항을 증가시키고, 그 결과 반도체 장치의 고속화에 악영향을 미친다. 이러한 문제를 해결하기 위하여, 상기 게이트 패턴 상부에 우수한 전도성을 갖는 실리사이드 패턴을 더 형성하는 기술이 통상적으로 사용된다.As semiconductor devices become highly integrated, it is required to form finely the width of the gate pattern. However, the miniaturization of the gate pattern increases the resistance of the gate pattern, and as a result, adversely affects the speed of the semiconductor device. In order to solve this problem, a technique of further forming a silicide pattern having excellent conductivity on the gate pattern is commonly used.
도 1 및 도 2는 종래 기술에 따른 실리사이드 패턴을 포함하는 반도체 트랜지스터의 제조 방법을 나타내는 공정단면도들이다.1 and 2 are process cross-sectional views illustrating a method of manufacturing a semiconductor transistor including a silicide pattern according to the related art.
도 1을 참조하면, 통상적인 게이트 패턴 형성 공정을 실시하여, 반도체기판(10) 상에 차례로 적층된 게이트 산화막 패턴(11) 및 게이트 도전막 패턴(12)을 형성한다. 이후, 상기 게이트 도전막 패턴(12)을 포함하는 반도체기판 전면에 스페이서 절연막을 콘포말하게 형성한다. 상기 스페이서 절연막을 전면 이방성 식각하여 상기 게이트 도전막 패턴(12)의 측벽에 게이트 스페이서(13)를 형성한다.Referring to FIG. 1, a conventional gate pattern forming process may be performed to form a gate oxide layer pattern 11 and a gate conductive layer pattern 12 that are sequentially stacked on a semiconductor substrate 10. Thereafter, a spacer insulating film is conformally formed on the entire surface of the semiconductor substrate including the gate conductive layer pattern 12. The spacer insulating layer is anisotropically etched to form a gate spacer 13 on sidewalls of the gate conductive layer pattern 12.
상기 스페이서 절연막을 이방성 식각하는 단계는, 식각 손상을 최소화하기 위해, 상기 반도체기판(10)이 노출될 때까지 실시하는 것이 바람직하다. 앞서 설명한 것처럼, 상기 스페이서 절연막은 콘포말하게 형성된다. 따라서, 상기 스페이서 절연막 식각 공정에서 상기 반도체기판(10)이 노출될 때, 상기 게이트 도전막 패턴(12)의 상부면도 함께 노출된다. 이에 따라, 상기 게이트 스페이서(13)의 상부면은 상기 게이트 도전막 패턴(12)의 상부면과 동일하게 형성된다.The anisotropic etching of the spacer insulating layer may be performed until the semiconductor substrate 10 is exposed in order to minimize etching damage. As described above, the spacer insulating film is conformally formed. Therefore, when the semiconductor substrate 10 is exposed in the spacer insulation layer etching process, the top surface of the gate conductive layer pattern 12 is also exposed. Accordingly, the top surface of the gate spacer 13 is formed to be the same as the top surface of the gate conductive layer pattern 12.
도 2를 참조하면, 상기 게이트 스페이서(13)를 포함하는 반도체기판 전면에, 접합영역(14) 형성을 위한 이온 주입 공정을 실시한다. 이후, 상기 게이트 도전막 패턴(12)의 상부면 및 상기 게이트 스페이서(13) 옆쪽의 반도체기판(10)에, 각각 게이트 실리사이드 패턴(16) 및 접합영역 실리사이드 패턴(17)을 형성한다.Referring to FIG. 2, an ion implantation process for forming the junction region 14 is performed on the entire surface of the semiconductor substrate including the gate spacer 13. Thereafter, a gate silicide pattern 16 and a junction region silicide pattern 17 are formed on the top surface of the gate conductive layer pattern 12 and the semiconductor substrate 10 next to the gate spacer 13, respectively.
그런데, 상기 게이트 실리사이드 패턴(16)은, 앞서 설명한 것처럼 상기 게이트 패턴의 미세화에 따른 저항 증가를 최소화하기 위해 형성하는 물질막이다. 하지만, 상기 게이트 패턴의 미세화는 상기 게이트 실리사이드 패턴(16)을 안정적으로형성하는 것을 어렵게 하는 문제점이 있다. 즉, 상기 게이트 도전막 패턴(12)이 미세화 됨에 따라, 상기 게이트 실리사이드 패턴(16) 형성을 위한 상기 게이트 도전막 패턴(12)의 반응 면적이 감소한다. 앞서 설명한 종래 기술에 따르면, 상기 게이트 스페이서(13)가 상기 게이트 도전막 패턴(12)의 측벽을 덮기 때문에, 실리사이드 형성을 위한 반응 면적은 상기 게이트 도전막 패턴(12)의 상부면뿐이다.However, as described above, the gate silicide pattern 16 is a material layer formed to minimize the increase in resistance due to the miniaturization of the gate pattern. However, miniaturization of the gate pattern makes it difficult to stably form the gate silicide pattern 16. That is, as the gate conductive layer pattern 12 is miniaturized, the reaction area of the gate conductive layer pattern 12 for forming the gate silicide pattern 16 decreases. According to the conventional technology described above, since the gate spacer 13 covers the sidewall of the gate conductive layer pattern 12, the reaction area for forming silicide is only an upper surface of the gate conductive layer pattern 12.
이처럼 실리사이드 형성을 위한 반응 면적이 충분히 확보되지 못할 경우, 상기 게이트 실리사이드 패턴(16)이 끊어지거나 덩어리지는 현상이 발생한다. 이에 따라, 상기 게이트 패턴의 저항값은 불균일한 분포를 갖고, 이에 더하여 상기 저항값의 절대치가 증가하는 문제를 갖는다. 또한, 상기 게이트 스페이서(13)를 질화막으로 형성하는 경우, 질화막의 높은 열팽창 계수에 따른 스트레스 때문에, 상기 게이트 실리사이드 패턴(16)의 끊어짐 현상은 더욱 심화될 수도 있다.As such, when the reaction area for silicide formation is not sufficiently secured, the gate silicide pattern 16 is broken or agglomerated. Accordingly, the resistance value of the gate pattern has a non-uniform distribution, and in addition, the absolute value of the resistance value increases. In addition, when the gate spacer 13 is formed of a nitride film, the breakage of the gate silicide pattern 16 may be further enhanced due to the stress caused by the high thermal expansion coefficient of the nitride film.
본 발명이 이루고자 하는 기술적 과제는 게이트 실리사이드 패턴을 안정적으로 형성할 수 있는 반도체 트랜지스터의 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor transistor that can stably form a gate silicide pattern.
도 1 및 도 2는 종래 기술에 따른 실리사이드 패턴을 포함하는 반도체 트랜지스터의 제조 방법을 나타내는 공정단면도들이다.1 and 2 are process cross-sectional views illustrating a method of manufacturing a semiconductor transistor including a silicide pattern according to the related art.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 실리사이드 패턴을 포함하는 반도체 트랜지스터의 제조 방법을 나타내는 공정단면도들이다.3 to 7 are process cross-sectional views illustrating a method of manufacturing a semiconductor transistor including a silicide pattern according to a preferred embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 실리사이드 패턴을 형성하기 전에, 게이트 도전막 패턴이 노출되는 면적을 최대화할 수 있는 반도체 트랜지스터의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 도전막 패턴을 형성한 후, 상기 게이트 도전막 패턴을 포함하는 반도체기판 전면에 차례로 적층된 하부 절연막, 중부 절연막 및 상부 절연막을 형성하는 단계를 포함한다. 상기 상부 절연막을 이방성 식각하여, 상기 중부 절연막의 상부면을 노출시키는 상부 스페이서를 형성한다. 상기 노출된 중부 절연막을 식각하여, L 자형의 중부 스페이서를 형성한다. 이때, 상기 중부 스페이서는 상기 게이트 도전막 패턴보다 낮은 상부면을 갖도록 형성하는 것을 특징으로 갖는다. 상기 상부 스페이서를 제거하는 동시에 상기 하부 절연막을 식각하여, 상기 게이트 도전막 패턴의 상부면 및 상부 측벽 그리고 상기 중부 스페이서 옆쪽의 반도체기판을 노출시킨다. 이후, 상기 게이트 도전막 패턴 및 반도체기판의 노출된 표면에, 각각 게이트 실리사이드 및 접합영역 실리사이드를 형성한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor transistor that can maximize the area exposed to the gate conductive film pattern before forming the gate silicide pattern. The method includes forming a gate conductive film pattern on a semiconductor substrate and then forming a lower insulating film, a middle insulating film, and an upper insulating film sequentially stacked on the entire surface of the semiconductor substrate including the gate conductive film pattern. The upper insulating layer is anisotropically etched to form an upper spacer that exposes an upper surface of the middle insulating layer. The exposed middle insulating layer is etched to form an L-shaped middle spacer. In this case, the middle spacer is formed to have a lower upper surface than the gate conductive layer pattern. The upper insulating layer is removed while the lower insulating layer is etched to expose the upper and upper sidewalls of the gate conductive layer pattern and the semiconductor substrate next to the middle spacer. Thereafter, gate silicide and junction region silicide are formed on the exposed surfaces of the gate conductive layer pattern and the semiconductor substrate, respectively.
상기 게이트 도전막 패턴은 다결정 실리콘으로 형성하는 것이 바람직하다.The gate conductive film pattern is preferably formed of polycrystalline silicon.
상기 상부 스페이서 및 상기 중부 스페이서를 형성하는 단계는 각각 상기 중부 절연막 및 상기 하부 절연막에 대해 선택비를 갖는 식각 레서피를 사용하여 식각하는 것이 바람직하다. 이를 위해, 상기 중부 절연막은 질화막으로 형성하고, 상기 하부 절연막 및 상기 상부 절연막은 산화막으로 형성하는 것이 바람직하다.The forming of the upper spacers and the middle spacers may be performed by using an etching recipe having a selectivity with respect to the middle insulating layer and the lower insulating layer, respectively. To this end, the middle insulating film is formed of a nitride film, the lower insulating film and the upper insulating film is preferably formed of an oxide film.
특히, 상기 중부 스페이서를 형성하는 단계는 상기 상부 스페이서 하부에 언더컷 영역을 형성하도록 등방성 식각의 방법으로 실시하는 것이 바람직하다. 상기 중부 스페이서를 형성하는 단계는 이방성 식각의 방법으로 실시할 수도 있다.Particularly, the forming of the middle spacer may be performed by an isotropic etching method to form an undercut region under the upper spacer. The forming of the middle spacer may be performed by an anisotropic etching method.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른 실리사이드 패턴을 포함하는 반도체 트랜지스터의 제조 방법을 나타내는 공정단면도들이다.3 to 7 are process cross-sectional views illustrating a method of manufacturing a semiconductor transistor including a silicide pattern according to a preferred embodiment of the present invention.
도 3을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 활성영역 상에 게이트 산화막(도시하지 않음)을 형성한 후, 그 결과물 상에 게이트 도전막(도시하지 않음)을 형성한다. 상기 게이트 산화막은 열공정을 통해 형성하는 열산화막인 것이 바람직하다. 또한, 상기 게이트 도전막은 다결정 실리콘을 화학 기상 증착(chemical vapor deposition, CVD)의 기술로 형성하는 것이 바람직하다.Referring to FIG. 3, an isolation layer (not shown) defining an active region is formed in a predetermined region of the semiconductor substrate 100. After forming a gate oxide film (not shown) on the active region, a gate conductive film (not shown) is formed on the resultant. The gate oxide film is preferably a thermal oxide film formed through a thermal process. In addition, the gate conductive film is preferably formed of polycrystalline silicon by chemical vapor deposition (CVD).
상기 게이트 도전막을 패터닝하여, 상기 활성영역 및 상기 소자분리막을 가로지르는 게이트 도전막 패턴(120)을 형성한다. 상기 게이트 도전막 패턴(120) 형성을 위한 패터닝은 상기 게이트 산화막에 대해 선택비를 갖는 식각 레서피를 사용하는 이방성 식각 공정을 포함하는 것이 바람직하다. 한편, 상기 게이트 산화막은 수십 Å의 두께로 형성하는 것이 바람직하며, 그 결과 상기 게이트 도전막 패턴(120) 형성을 위한 식각 공정 또는 후속 세정 공정에서 식각되어 게이트 산화막 패턴(110)을 형성할 수도 있다.The gate conductive layer is patterned to form a gate conductive layer pattern 120 that crosses the active region and the device isolation layer. The patterning for forming the gate conductive layer pattern 120 preferably includes an anisotropic etching process using an etching recipe having a selectivity with respect to the gate oxide layer. On the other hand, the gate oxide layer is preferably formed to a thickness of several tens of knots, and as a result, the gate oxide layer pattern 110 may be etched in an etching process or a subsequent cleaning process for forming the gate conductive layer pattern 120. .
상기 게이트 도전막 패턴(120)을 마스크로 사용한 저농도 이온 주입 공정을실시하여, 상기 게이트 도전막 패턴(120) 양 옆의 활성영역에 저농도 불순물 영역(200)을 형성한다.By performing a low concentration ion implantation process using the gate conductive layer pattern 120 as a mask, the low concentration impurity region 200 is formed in active regions on both sides of the gate conductive layer pattern 120.
상기 저농도 불순물 영역(200)을 포함하는 반도체기판 전면에, 차례로 적층된 하부 절연막(130), 중부 절연막(140) 및 상부 절연막(150)을 콘포말하게 형성한다. 상기 하부 절연막(130) 및 상기 중부 절연막(140)은 각각 상기 중부 절연막(140) 및 상기 상부 절연막(150)에 대해 식각 선택성을 갖는 물질막으로 형성한다. 이에 따라, 상기 하부 절연막(130) 및 상기 상부 절연막(150)은 실리콘 산화막으로 형성하고, 상기 중부 절연막(140)은 실리콘 질화막으로 형성하는 것이 바람직하다. 이때, 상기 상부 절연막(150), 중부 절연막(140) 및 하부 절연막(130)은 화학 기상 증착의 방법으로 형성하는 것이 바람직하다.The lower insulating film 130, the middle insulating film 140, and the upper insulating film 150 which are sequentially stacked are sequentially formed on the entire surface of the semiconductor substrate including the low concentration impurity region 200. The lower insulating layer 130 and the middle insulating layer 140 are formed of a material layer having an etch selectivity with respect to the middle insulating layer 140 and the upper insulating layer 150, respectively. Accordingly, the lower insulating film 130 and the upper insulating film 150 may be formed of a silicon oxide film, and the middle insulating film 140 may be formed of a silicon nitride film. In this case, the upper insulating film 150, the middle insulating film 140 and the lower insulating film 130 is preferably formed by a chemical vapor deposition method.
도 4를 참조하면, 상기 상부 절연막(150)을 이방성 식각하여, 상기 중부 절연막(140)의 측벽을 덮는 상부 스페이서(155)를 형성한다. 이때, 상기 상부 스페이서(155) 형성을 위한 상기 이방성 식각 공정은, 상기 중부 절연막(140)이 노출될 때까지 상기 중부 절연막(140)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이에 따라, 상기 중부 절연막(140)은 상기 게이트 도전막 패턴(120)의 상부 및 상기 상부 스페이서(155)의 옆쪽에서 노출된다.Referring to FIG. 4, the upper insulating layer 150 is anisotropically etched to form an upper spacer 155 covering sidewalls of the middle insulating layer 140. In this case, the anisotropic etching process for forming the upper spacers 155 may be performed using an etching recipe having a selectivity with respect to the middle insulating layer 140 until the middle insulating layer 140 is exposed. . Accordingly, the middle insulating layer 140 is exposed on the upper side of the gate conductive layer pattern 120 and on the side of the upper spacer 155.
이때, 상기 상부 스페이서(155)는 상기 중부 절연막(140) 및 상기 하부 절연막(130)을 L자형의 스페이서로 형성하기 위한 물질막이다. 즉, 상기 상부 스페이서(155)의 두께는 후속 중부 스페이서 형성 공정에서, 중부 스페이서의 수평 돌출부의 길이를 결정한다. 또한, 후속 고농도 불순물 영역 형성을 위한 이온 주입공정은 상기 상부 스페이서(155)를 이온 주입 마스크로 사용한다. 따라서, 상기 상부 절연막(150), 중부 절연막(140) 및 하부 절연막(130)의 두께는 고농도 불순물 영역이 형성될 위치를 고려하여 적층하는 것이 바람직하다.In this case, the upper spacer 155 is a material layer for forming the middle insulating layer 140 and the lower insulating layer 130 as an L-shaped spacer. That is, the thickness of the upper spacer 155 determines the length of the horizontal protrusion of the middle spacer in the subsequent middle spacer forming process. In addition, an ion implantation process for forming a subsequent high concentration impurity region uses the upper spacer 155 as an ion implantation mask. Therefore, the thickness of the upper insulating film 150, the middle insulating film 140 and the lower insulating film 130 is preferably laminated in consideration of the position where the high concentration impurity region is to be formed.
도 5를 참조하면, 상기 노출된 중부 절연막(140)은 식각하여, 상기 게이트 도전막 패턴(120)의 상부면보다 낮은 상부면을 갖는 L자형의 중부 스페이서(145)를 형성한다.Referring to FIG. 5, the exposed middle insulating layer 140 is etched to form an L-shaped middle spacer 145 having an upper surface lower than an upper surface of the gate conductive layer pattern 120.
상기 중부 스페이서(145)를 형성하는 방법은, 상기 하부 절연막(130)에 대해 선택비를 갖는 식각 레서피를 사용한 등방성 식각 공정을 사용하여 실시하는 것이 바람직하다. 이 경우, 상기 상부 스페이서(155) 하부에는 언더컷 영역이 형성된다. 상기 중부 스페이서(145)를 형성하는 방법은 이방성 식각의 방법으로 실시할 수도 있다. 그런데, 상기 중부 스페이서(145)를 형성하기 위해 어떠한 식각 방법을 사용하는 가에 관계없이, 상기 하부 절연막(130)에 대해 선택비를 갖는 식각 레서피를 사용하는 것이 바람직하다. 또한, 종래 기술에서의 문제점을 최소화하기 위해, 앞서 설명한 것처럼, 상기 중부 스페이서(145)는 상기 게이트 도전막 패턴(120)보다 낮은 상부면을 갖도록 형성하는 것이 바람직하다.The method of forming the middle spacer 145 is preferably performed using an isotropic etching process using an etching recipe having a selectivity with respect to the lower insulating layer 130. In this case, an undercut region is formed below the upper spacer 155. The middle spacer 145 may be formed by anisotropic etching. However, regardless of which etching method is used to form the middle spacer 145, it is preferable to use an etching recipe having a selectivity with respect to the lower insulating layer 130. In addition, in order to minimize the problems in the prior art, as described above, the middle spacer 145 may be formed to have a lower upper surface than the gate conductive layer pattern 120.
상기 중부 스페이서(145)를 형성한 후, 상기 상부 스페이서(155) 및 상기 게이트 도전막 패턴(120)을 이온 주입 마스크로 사용한 고농도 이온 주입 공정을 실시하여, 상기 활성영역에 고농도 불순물 영역(210)을 형성한다. 이후, 상기 고농도 불순물 영역(210) 및 저농도 불순물 영역(200)에 주입된 불순물들의 활성화를 위해, 열처리 공정을 더 실시하는 것이 바람직하다. 이에 따라, 상기 고농도 불순물영역(210)은, 도시한 바와 같이, 상기 상부 스페이서(155)의 하부까지 확산될 수도 있다. 또한, 상기 고농도 불순물 영역(210) 형성을 위한 상기 고농도 이온 주입 공정은 상기 하부 절연막(130)을 이온 채널링 방지막으로 형성하는 것이 바람직하다.After forming the middle spacer 145, a high concentration ion implantation process using the upper spacer 155 and the gate conductive layer pattern 120 as an ion implantation mask is performed to form a high concentration impurity region 210 in the active region. To form. Thereafter, in order to activate the impurities implanted in the high concentration impurity region 210 and the low concentration impurity region 200, it is preferable to further perform a heat treatment process. Accordingly, the high concentration impurity region 210 may be diffused to the lower portion of the upper spacer 155, as shown. In addition, in the high concentration ion implantation process for forming the high concentration impurity region 210, the lower insulating layer 130 may be formed as an ion channeling prevention layer.
상기 고농도 불순물 영역(210) 형성을 위한 이온 주입 공정은 후속 상부 스페이서(155)를 제거한 후 실시할 수도 있다.The ion implantation process for forming the high concentration impurity region 210 may be performed after removing the subsequent upper spacers 155.
도 6을 참조하면, 상기 반도체기판(100) 및 상기 게이트 도전막 패턴(120)에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 상부 스페이서(155)를 제거한다. 상기 상부 스페이서(155) 제거 공정은 등방성 식각의 방법으로 실시하는 것이 바람직하다.Referring to FIG. 6, the upper spacer 155 is removed using an etching recipe having a selectivity with respect to the semiconductor substrate 100 and the gate conductive layer pattern 120. The upper spacer 155 may be removed by isotropic etching.
그런데, 상기 하부 절연막(130)은 앞서 설명한 것처럼 상기 상부 스페이서(155)와 동일하게 산화막이다. 따라서, 상기 하부 절연막(130)은 상기 상부 스페이서(155) 제거 공정에서 함께 식각되어, L자형의 하부 스페이서(135)를 형성한다. 이에 따라, 상기 게이트 도전막 패턴(120)의 상부면 및 상부 측벽이 노출되는 동시에, 상기 고농도 불순물 영역(210)의 상부면이 노출된다. 이때, 상기 하부 스페이서(135)는 상기 게이트 도전막 패턴(120) 및 상기 중부 스페이서(145)보다 낮은 상부면을 갖는다. 이와 더불어, 상기 하부 스페이서(135)는 상기 중부 스페이서(145)의 하부에 언더컷 영역을 형성한다.However, as described above, the lower insulating layer 130 is an oxide layer similarly to the upper spacer 155. Accordingly, the lower insulating layer 130 is etched together in the process of removing the upper spacer 155 to form the L-shaped lower spacer 135. Accordingly, the top surface and the upper sidewall of the gate conductive layer pattern 120 are exposed, and the top surface of the high concentration impurity region 210 is exposed. In this case, the lower spacer 135 has a lower upper surface than the gate conductive layer pattern 120 and the middle spacer 145. In addition, the lower spacer 135 forms an undercut region under the middle spacer 145.
한편, 앞서 설명한 것처럼, 상기 고농도 불순물 영역(210) 형성을 위한 이온 주입 공정은 상기 상부 스페이서(155)를 제거한 후, 실시할 수도 있다. 이 경우, 상기 중부 스페이서(145)는 수평 돌출부를 갖는 L자의 형태이므로, 상기 수평 돌출부의 하부에 중간 농도의 불순물 영역(도시하지 않음)이 더 형성될 수도 있다. 이처럼 중간 농도의 불순물 영역은 반도체 트랜지스터의 소오스 및 드레인 사이의 저항(Rsd)를 감소시키는 역할을 한다.Meanwhile, as described above, the ion implantation process for forming the high concentration impurity region 210 may be performed after removing the upper spacer 155. In this case, since the middle spacer 145 is in the form of an L having a horizontal protrusion, an intermediate concentration impurity region (not shown) may be further formed below the horizontal protrusion. As such, the intermediate concentration impurity region serves to reduce the resistance (R sd ) between the source and the drain of the semiconductor transistor.
도 7을 참조하면, 상기 게이트 도전막 패턴(120) 및 상기 고농도 불순물 영역(210)의 노출된 표면에, 각각 게이트 실리사이드 패턴(165) 및 접합영역 실리사이드 패턴(160)을 형성한다.Referring to FIG. 7, a gate silicide pattern 165 and a junction region silicide pattern 160 are formed on exposed surfaces of the gate conductive layer pattern 120 and the high concentration impurity region 210, respectively.
상기 실리사이드 패턴들(160, 165)을 형성하는 방법은 상기 게이트 도전막 패턴(120)의 상부가 노출된 반도체기판 전면에 실리사이드 금속막을 형성한 후, 열처리하는 단계를 포함한다. 상기 열처리 단계에 의해, 상기 실리사이드 금속막은 상기 게이트 도전막 패턴(120) 및 상기 고농도 불순물 영역(210)에 포함된 실리콘 원자와 반응하여, 실리사이드(silicide)를 형성한다.The method of forming the silicide patterns 160 and 165 includes forming a silicide metal layer on an entire surface of the semiconductor substrate on which the upper portion of the gate conductive layer pattern 120 is exposed, and then performing heat treatment. By the heat treatment, the silicide metal layer reacts with silicon atoms included in the gate conductive layer pattern 120 and the high concentration impurity region 210 to form silicide.
이때, 도 6에서 설명한 것처럼, 상기 하부 스페이서(135) 및 상기 중부 스페이서(145)는 상기 게이트 도전막 패턴(120)보다 낮은 상부면을 가지면서 상기 게이트 도전막 패턴(120)의 측벽을 차례로 덮는다. 이에 따라, 상기 실리사이드 형성 과정에서, 상기 게이트 도전막 패턴(120)의 상부면 및 상부 측벽이 노출되어, 충분한 실리사이드 반응 면적을 확보한다. 그 결과, 종래 기술에서와 같은 게이트 실리사이드 패턴(165)의 끊어짐 또는 덩어리짐 현상은 최소화된다.6, the lower spacers 135 and the middle spacers 145 sequentially cover sidewalls of the gate conductive layer pattern 120 while having a lower upper surface than the gate conductive layer pattern 120. . Accordingly, in the silicide formation process, the upper surface and the upper sidewall of the gate conductive layer pattern 120 are exposed to secure a sufficient silicide reaction area. As a result, breakage or lumping of the gate silicide pattern 165 as in the prior art is minimized.
본 발명에 따르면, 게이트 도전막 패턴보다 낮은 상부면을 갖는 스페이서를형성한다. 이에 따라, 게이트 도전막 패턴의 노출된 표면을 증가시킴으로써, 실리사이드 형성 공정에서 충분한 반응 면적을 확보한다. 그 결과, 게이트 실리사이드 패턴의 끊어짐 또는 덩어리짐 등의 현상을 최소화할 수 있다.According to the present invention, a spacer having an upper surface lower than that of the gate conductive film pattern is formed. Accordingly, by increasing the exposed surface of the gate conductive film pattern, a sufficient reaction area is ensured in the silicide formation process. As a result, phenomena such as breaking or clumping of the gate silicide pattern can be minimized.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010072688A KR20030042154A (en) | 2001-11-21 | 2001-11-21 | Method Of Fabricating Semiconductor Transistor Having Silicide Pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010072688A KR20030042154A (en) | 2001-11-21 | 2001-11-21 | Method Of Fabricating Semiconductor Transistor Having Silicide Pattern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030042154A true KR20030042154A (en) | 2003-05-28 |
Family
ID=29570633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010072688A KR20030042154A (en) | 2001-11-21 | 2001-11-21 | Method Of Fabricating Semiconductor Transistor Having Silicide Pattern |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030042154A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400780B1 (en) * | 2001-12-26 | 2003-10-08 | 주식회사 하이닉스반도체 | Method for fabricating of semiconductor device |
| KR100732338B1 (en) * | 2005-08-11 | 2007-06-25 | 동부일렉트로닉스 주식회사 | Method for manufacturing semiconductor device |
| KR200453696Y1 (en) * | 2009-03-07 | 2011-05-19 | 박남순 | A pillow |
| US8649122B2 (en) | 2009-03-26 | 2014-02-11 | Nec Embedded Products, Ltd. | Rack•pinion mechanism, an accessor, and a magnetic tape apparatus |
-
2001
- 2001-11-21 KR KR1020010072688A patent/KR20030042154A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400780B1 (en) * | 2001-12-26 | 2003-10-08 | 주식회사 하이닉스반도체 | Method for fabricating of semiconductor device |
| KR100732338B1 (en) * | 2005-08-11 | 2007-06-25 | 동부일렉트로닉스 주식회사 | Method for manufacturing semiconductor device |
| KR200453696Y1 (en) * | 2009-03-07 | 2011-05-19 | 박남순 | A pillow |
| US8649122B2 (en) | 2009-03-26 | 2014-02-11 | Nec Embedded Products, Ltd. | Rack•pinion mechanism, an accessor, and a magnetic tape apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100398874B1 (en) | MOS Transistor With T-Shaped Gate Electrode And Method Of Fabricating The Same | |
| US20070262396A1 (en) | Transistors Having V-shape Source/Drain Metal Contacts | |
| US6551887B2 (en) | Method of forming a spacer | |
| JP2006196821A (en) | Semiconductor device and manufacturing method thereof | |
| KR20040064924A (en) | MOSFET having recessed channel and fabricating method thereof | |
| KR100414735B1 (en) | A semiconductor device and A method for forming the same | |
| CN116741640A (en) | Method for manufacturing semiconductor structure and semiconductor structure | |
| KR20030042154A (en) | Method Of Fabricating Semiconductor Transistor Having Silicide Pattern | |
| KR20010051263A (en) | Multi-layer structure for mostet spacers | |
| KR100574358B1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
| JPH11220122A (en) | Manufacture of semiconductor device | |
| KR0140733B1 (en) | Method of forming dontact in semiconductor device | |
| KR100487629B1 (en) | A method for forming gate with salicide film of semiconductor device | |
| KR100497194B1 (en) | Method for fabricating gate and silicide of semiconductor device | |
| KR100273322B1 (en) | Method for fabricating semiconductor device | |
| KR100400782B1 (en) | Method for fabricating of semiconductor device | |
| KR100356472B1 (en) | Method of manufacturing a semiconductor device | |
| KR100370132B1 (en) | Method for fabricating semiconductor device | |
| KR20030035212A (en) | Method For Forming Transistor Of The Semiconductor Device | |
| KR20030026538A (en) | Method Of Fabricating Semiconductor Device | |
| JP3415690B2 (en) | Method for manufacturing semiconductor device | |
| KR20020092127A (en) | Method Of Fabricating Semiconductor Device With Silicide Layers | |
| JP2001250943A (en) | Field effect transistor and its manufacturing method | |
| JP2000040817A (en) | Semiconductor device and its manufacture | |
| KR20020085072A (en) | Structure of Gate Spacer and Method Of Forming The Same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |