KR100497194B1 - Method for fabricating gate and silicide of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 36
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 26
- 239000010408 film Substances 0.000 claims abstract description 52
- 125000006850 spacer group Chemical group 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 150000004767 nitrides Chemical class 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000010409 thin film Substances 0.000 claims abstract description 11
- 239000010936 titanium Substances 0.000 claims abstract description 9
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000010941 cobalt Substances 0.000 claims abstract description 5
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 abstract description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- -1 silicon ions Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229920002678 cellulose Polymers 0.000 description 1
- 239000001913 cellulose Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Physics & Mathematics (AREA)
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Abstract
디자인 룰의 감소에 따른 패턴 형성에서의 문제점을 해결함과 동시에 게이트 CD(critical dimension)를 안정적으로 제어할 수 있으며, 게이트와 소오스/드레인간의 브릿지 유발을 방지할 수 있는 반도체 소자의 게이트 및 실리사이드 형성 방법을 제공하기 위하여, 본 발명은, 상기 게이트 산화막 위에 LDD 패턴을 형성하고, 이 패턴을 마스크로 하여 LDD를 형성한 후 상기 LDD 패턴을 제거하는 단계와; 상기 반도체 기판 위에 질화막을 형성한 후, 다마신 방식에 의해 게이트 폴리를 형성하는 단계와; 상기 게이트 폴리를 덮는 스페이서 패턴을 형성하는 단계와; 상기 스페이서 패턴을 마스크로 하여 질화막 및 게이트 산화막을 선택적으로 식각함으로써 게이트 폴리의 측벽에 스페이서를 형성한 후, 스페이서 패턴을 제거하는 단계와; 상기 게이트 폴리 및 스페이서를 마스크로 하여 반도체 기판에 소오스/드레인 영역을 형성하는 단계와; 상기 게이트 폴리 및 스페이서를 포함하는 반도체 기판의 전면에 실리사이드막을 형성하기 위한 티타늄 또는 코발트 등의 금속 박막을 형성하는 단계와; 상기 금속 박막을 선택적으로 제거하여 실리사이드막을 형성하는 단계;를 포함하는 반도체 소자의 게이트 및 실리사이드 형성 방법을 제공한다.Solving the problem of pattern formation due to the reduction of design rules, and controlling the gate CD (critical dimension) stably, and forming gate and silicide of semiconductor devices that can prevent the bridge between gate and source / drain In order to provide a method, the present invention comprises the steps of: forming an LDD pattern on the gate oxide film, forming the LDD using the pattern as a mask, and then removing the LDD pattern; Forming a gate poly by a damascene method after forming a nitride film on the semiconductor substrate; Forming a spacer pattern covering the gate poly; Forming a spacer on the sidewall of the gate poly by selectively etching the nitride film and the gate oxide film using the spacer pattern as a mask, and then removing the spacer pattern; Forming a source / drain region on the semiconductor substrate using the gate poly and the spacer as a mask; Forming a metal thin film such as titanium or cobalt for forming a silicide film on an entire surface of the semiconductor substrate including the gate poly and the spacer; Selectively removing the metal thin film to form a silicide layer; and providing a gate and silicide forming method of a semiconductor device.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 디자인 룰의 감소에 따른 패턴 형성에서의 문제점을 해결함과 동시에 게이트 CD(critical dimension)를 안정적으로 제어할 수 있으며, 게이트와 소오스/드레인간의 브릿지 유발을 방지할 수 있는 반도체 소자의 게이트 및 실리사이드 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to solve the problem of pattern formation due to the reduction of design rules and to control the gate CD (critical dimension) stably, and to bridge the gate and the source / drain. It relates to a method of forming a gate and silicide of a semiconductor device that can prevent the occurrence.
일반적으로 반도체 소자는 LOCOS 또는 STI 소자 분리 방법에 의해 분리된 소자 영역에 소스/드레인 및 게이트를 구비하는 트랜지스터를 형성하여 이루어진다.In general, a semiconductor device is formed by forming a transistor having a source / drain and a gate in a device region separated by a LOCOS or STI device isolation method.
도 1을 참조하여 종래 기술에 따른 반도체 소자의 게이트와 실리사이드를 형성하는 방법을 개략적으로 살펴보면 다음과 같다.Referring to FIG. 1, a method of forming a gate and silicide of a semiconductor device according to the related art will be described as follows.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(100) 위에 게이트 산화막(102)과 폴리실리콘(104)을 순차 적층하고, 폴리실리콘(104) 위에 감광막 패턴을 형성한 후 상기 감광막 패턴을 마스크로 하여 폴리실리콘(104)을 식각함으로써 도 1b에 도시한 게이트 폴리(104')를 형성한다.First, as shown in FIG. 1A, the gate oxide film 102 and the polysilicon 104 are sequentially stacked on the semiconductor substrate 100, a photoresist pattern is formed on the polysilicon 104, and the photoresist pattern is used as a mask. By etching the polysilicon 104, the gate poly 104 'shown in Fig. 1B is formed.
이어서, 도 1c 및 1d에 도시한 바와 같이 게이트 폴리(104')를 마스크로 하여 LDD(106)를 형성한 후, 반도체 기판(100) 상부 전면에 절연막을 증착하고 등방성 식각하여 게이트 폴리(104')의 측벽에 스페이서(108)를 형성한다.Subsequently, as shown in FIGS. 1C and 1D, the LDD 106 is formed using the gate poly 104 ′ as a mask, and then an insulating film is deposited on the entire upper surface of the semiconductor substrate 100 and isotropically etched to form the gate poly 104 ′. Spacers 108 are formed on the sidewalls of the substrate.
그리고, 도 1e에 도시한 바와 같이 스페이서(108)와 게이트 폴리(104')를 마스크로 하여 LDD(106)와 동일 도전형의 불순물을 고농도로 이온 주입함으로써 소스/드레인(110)을 형성하고, 그 다음으로는, 도 1f에 도시한 바와 같이 게이트 폴리(104')를 포함하는 반도체 기판(100)의 전면에 티타늄(Ti)막(112)을 스퍼터링한다.As shown in FIG. 1E, the source / drain 110 is formed by ion implanting impurities of the same conductivity type as that of the LDD 106 at a high concentration using the spacer 108 and the gate poly 104 ′ as masks. Next, as shown in FIG. 1F, the titanium (Ti) film 112 is sputtered on the entire surface of the semiconductor substrate 100 including the gate poly 104 ′.
계속하여, 도 1g에 도시한 바와 같이 게이트 폴리(104')와 소오스/드레인(110)이 형성된 영역에 티타늄 실리사이드(TiSi2)막을 형성하고, 이후 H2O2와 H2SO4가 혼합된 습식 에천트를 사용하여 실리콘과 반응하지 않은 티타늄막(112)을 선택적으로 제거함으로써 티타늄 실리사이드막(112')을 형성한다.Subsequently, as shown in FIG. 1G, a titanium silicide (TiSi 2) film is formed in a region where the gate poly 104 ′ and the source / drain 110 are formed, and then a silicon is formed using a wet etchant in which H 2 O 2 and H 2 SO 4 are mixed. Titanium silicide film 112 'is formed by selectively removing the titanium film 112 that has not reacted with the cellulose.
그런데, 상기한 구성의 종래 기술에 의하면, 게이트 폴리를 패터닝 및 건식 식각에 의해 형성하므로, 미세 선폭의 게이트 CD 제어 및 프로파일 구현이 용이하지 않다. 또한, 게이트 폴리, 스페이서 및 소오스/드레인 형성후 금속 실리사이드막을 형성하는 단계에서 실리사이드막이 불완전하게 형성되고, 이로 인해 게이트 전극과 소오스/드레인 영역에서 단락이 유발되는 문제점이 있다.However, according to the prior art of the above configuration, since the gate poly is formed by patterning and dry etching, it is not easy to control the gate CD and implement the profile of the fine line width. In addition, the silicide layer is incompletely formed at the step of forming the metal silicide layer after the gate poly, the spacer, and the source / drain formation, which causes a short circuit in the gate electrode and the source / drain region.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 디자인 룰의 감소에 따른 패턴 형성에서의 문제점을 해결함과 동시에 게이트 CD(critical dimension)를 안정적으로 제어할 수 있으며, 게이트와 소오스/드레인간의 브릿지 유발을 방지할 수 있는 반도체 소자의 게이트 및 실리사이드 형성 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its object is to solve the problem of pattern formation due to the reduction of design rules, and to control gate CD (critical dimension) stably and to control gate and source / drain. The present invention provides a method for forming a gate and silicide of a semiconductor device capable of preventing bridge induction.
상기한 목적을 달성하기 위하여 본 발명은, The present invention to achieve the above object,
상기 게이트 산화막 위에 LDD 패턴을 형성하고, 이 패턴을 마스크로 하여 LDD를 형성한 후 상기 LDD 패턴을 제거하는 단계와;Forming an LDD pattern on the gate oxide film, forming an LDD using the pattern as a mask, and then removing the LDD pattern;
상기 반도체 기판 위에 질화막을 형성한 후, 다마신 방식에 의해 게이트 폴리를 형성하는 단계와;Forming a gate poly by a damascene method after forming a nitride film on the semiconductor substrate;
상기 게이트 폴리를 덮는 스페이서 패턴을 형성하는 단계와;Forming a spacer pattern covering the gate poly;
상기 스페이서 패턴을 마스크로 하여 질화막 및 게이트 산화막을 선택적으로 식각함으로써 게이트 폴리의 측벽에 스페이서를 형성한 후, 스페이서 패턴을 제거하는 단계와;Forming a spacer on the sidewall of the gate poly by selectively etching the nitride film and the gate oxide film using the spacer pattern as a mask, and then removing the spacer pattern;
상기 게이트 폴리 및 스페이서를 마스크로 하여 반도체 기판에 소오스/드레인 영역을 형성하는 단계와;Forming a source / drain region on the semiconductor substrate using the gate poly and the spacer as a mask;
상기 게이트 폴리 및 스페이서를 포함하는 반도체 기판의 전면에 실리사이드막을 형성하기 위한 티타늄 또는 코발트 등의 금속 박막을 형성하는 단계와;Forming a metal thin film such as titanium or cobalt for forming a silicide film on an entire surface of the semiconductor substrate including the gate poly and the spacer;
상기 금속 박막을 선택적으로 제거하여 실리사이드막을 형성하는 단계;Selectively removing the metal thin film to form a silicide film;
를 포함하는 반도체 소자의 게이트 및 실리사이드 형성 방법을 제공한다.It provides a gate and silicide forming method of a semiconductor device comprising a.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment according to the present invention.
도 2는 본 발명의 실시예에 따른 반도체 소자의 개략 구성도이고, 도 3a 내지 3m은 도 2의 게이트 폴리 및 실리사이드막을 형성하는 방법을 나타내는 공정도이다.2 is a schematic configuration diagram of a semiconductor device according to an embodiment of the present invention, and FIGS. 3A to 3M are process diagrams illustrating a method of forming the gate poly and silicide layers of FIG. 2.
반도체 기판(10)의 소자 영역에는 게이트 산화막(12)과 게이트 폴리(14)가 형성되어 있으며, 게이트 폴리(14)의 측벽에는 절연막으로 이루어진 스페이서(16)가 형성되어 있다. 이때, 상기 스페이서(16)는 게이트 폴리(14)보다 높게 형성된다.A gate oxide film 12 and a gate poly 14 are formed in an element region of the semiconductor substrate 10, and a spacer 16 made of an insulating layer is formed on sidewalls of the gate poly 14. In this case, the spacer 16 is formed higher than the gate poly 14.
그리고, 게이트 산화막(12) 하부의 반도체 기판(10)에는 반도체 기판과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(18)가 형성되어 있으며, LDD(18)에 접하는 반도체 기판(10)의 접합 영역에는 LDD(18)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인(20)이 형성되어 있다.The semiconductor substrate 10 under the gate oxide film 12 is formed with a lightly doped drain (LDD) 18 having a low concentration of impurities of a conductivity type opposite to that of the semiconductor substrate, and is in contact with the LDD 18. In the junction region (10), a source / drain 20 in which impurities of the same conductivity type as that of the LDD 18 are embedded at a high concentration is formed.
게이트 산화막(12)과 게이트 폴리(14), 소스/드레인(20)을 포함하는 모스 트랜지스터가 형성된 반도체 기판(10) 상부에는 게이트 폴리(14), 소스/드레인(20)의 일부 영역이 드러나도록 하는 콘택홀이 형성된 PMD(pre-metal dielectric)(22)가 형성되어 있으며, PMD(22) 상부에는 텅스텐 플러그(24)에 접속되는 금속 배선층(26)이 형성되어 있다.A portion of the gate poly 14 and the source / drain 20 may be exposed on the semiconductor substrate 10 on which the MOS transistor including the gate oxide layer 12, the gate poly 14, and the source / drain 20 is formed. A PMD (pre-metal dielectric) 22 having a contact hole is formed, and a metal wiring layer 26 connected to the tungsten plug 24 is formed on the PMD 22.
또한, 게이트 폴리(14)의 상부에는 접촉 저항을 낮추기 위한 실리사이드막(28)이 형성되어 있다. 이때, 상기 실리사이드막(28)은 도면에 도시한 바와 같이 스페이서(16)의 내측으로 게이트 폴리(14)의 상부에 제공되며, 또한 소오스/드레인(20)이 형성된 기판 영역에 제공된다.In addition, a silicide film 28 for lowering contact resistance is formed on the gate poly 14. In this case, the silicide layer 28 is provided on the gate poly 14 inside the spacer 16 as shown in the figure, and is also provided in the substrate region where the source / drain 20 is formed.
이하, 상기한 구성의 반도체 소자에 있어서, 게이트 및 실리사이드를 형성하기 위한 방법을 도 3a 내지 3m을 참조하여 설명한다.Hereinafter, a method for forming gates and silicides in the semiconductor device having the above-described configuration will be described with reference to FIGS. 3A to 3M.
먼저 본 발명의 게이트 제조 방법을 설명하면, 도 3a에 도시한 바와 같이, 반도체 기판(10) 상부에 게이트 산화막(12)을 적층하고, 도 3b 및 3c에 도시한 바와 같이 게이트 산화막(12) 위에 LDD 패턴(P)을 형성하며, 이 패턴(P)을 마스크로 하여 LDD(18)를 형성한 후 상기 LDD 패턴(P)을 제거한다.First, the gate manufacturing method of the present invention will be described. As shown in FIG. 3A, a gate oxide film 12 is stacked on the semiconductor substrate 10, and as shown in FIGS. 3B and 3C, on the gate oxide film 12. LDD pattern P is formed, LDD 18 is formed using this pattern P as a mask, and then the LDD pattern P is removed.
이어서, 본 발명은 다마신 방식에 의해 게이트 폴리를 형성하는데, 이를 상술하면, 도 3d에 도시한 바와 같이 게이트 산화막(12) 위에 2,500∼3,000Å 정도의 두께로 질화막(16')을 형성한 후, 그 위로 마스크 패턴(P2)을 형성하며, 도 3e에 도시한 바와 같이 마스크 패턴(P2)을 마스크로 질화막(16')을 선택적으로 식각하여 윈도우(W)를 갖는 질화막 패턴을 형성한 후 상기 마스크 패턴(P2)을 제거한다. 이때, 상기 마스크 패턴(P2)은 윈도우(W)의 폭을 조절함으로써 게이트 CD를 조절하는 작용을 한다.Subsequently, the present invention forms a gate poly by a damascene method. In detail, as shown in FIG. 3D, the nitride film 16 'is formed on the gate oxide film 12 to a thickness of about 2,500 to 3,000 kPa. Next, a mask pattern P2 is formed thereon, and as illustrated in FIG. 3E, the nitride film 16 ′ is selectively etched using the mask pattern P2 as a mask to form a nitride film pattern having a window W. The mask pattern P2 is removed. In this case, the mask pattern P2 controls the gate CD by adjusting the width of the window W.
계속하여, 도 3f 및 3g에 도시한 바와 같이, CVD 방식을 사용하여 폴리실리콘(14')을 질화막 패턴(16')을 덮도록 증착한 후, 화학 기계적 연마(CMP) 공정에 의해 상기 폴리실리콘(14')을 평탄화 한다. 이때, 상기 평탄화 공정은 질화막 패턴(16')의 상부면까지 진행한다.Subsequently, as shown in FIGS. 3F and 3G, the polysilicon 14 ′ is deposited to cover the nitride film pattern 16 ′ using the CVD method, and then the polysilicon is subjected to a chemical mechanical polishing (CMP) process. Flatten 14 '. In this case, the planarization process proceeds to the upper surface of the nitride film pattern 16 ′.
이와 같이 하면 도 3g에 도시한 바와 같이 윈도우(W)와 동일한 선폭의 게이트 폴리(14)가 형성된다.In this way, as shown in FIG. 3G, the gate poly 14 having the same line width as the window W is formed.
상기와 같이 게이트 폴리(14)를 형성한 후에는, 도 3h에 도시한 바와 같이 게이트 폴리(14)와 절연막(16')간의 선택비를 이용하여 블랭킷 에치(blanket etch)를 실시하여 게이트 폴리(14)를 300∼500Å 정도 제거한다. 이는 실리사이드막(28) 형성시 게이트 폴리(14)와 소오스/드레인(20)간의 브릿지를 방지하기 위함이다.After the gate poly 14 is formed as described above, as shown in FIG. 3H, a blanket etch is performed using a selectivity between the gate poly 14 and the insulating film 16 ′ to form the gate poly ( 14) Remove about 300 ~ 500Å. This is to prevent the bridge between the gate poly 14 and the source / drain 20 when the silicide layer 28 is formed.
이어서, 도 3i 및 3j에 도시한 바와 같이 게이트 폴리(14)를 덮는 스페이서 패턴(P3)을 형성하고, 스페이서 패턴(P3)을 마스크로 하여 질화막(16') 및 게이트 산화막(12)을 선택적으로 식각함으로써 게이트 폴리(14)의 측벽에 스페이서(16)를 형성한 후, 스페이서 패턴(P3)을 제거한다. 이와 같이 하면, 스페이서(16)가 게이트 폴리(14)보다 높게 형성된다.Subsequently, as shown in FIGS. 3I and 3J, a spacer pattern P3 covering the gate poly 14 is formed, and the nitride film 16 ′ and the gate oxide film 12 are selectively formed using the spacer pattern P3 as a mask. After the spacer 16 is formed on the sidewall of the gate poly 14 by etching, the spacer pattern P3 is removed. In this way, the spacer 16 is formed higher than the gate poly 14.
그리고, 도 3k에 도시한 바와 같이 게이트 폴리(14) 및 스페이서(16)를 마스크로 하여 반도체 기판(10)에 소오스/드레인(20)을 형성하고, 도 3l에 도시한 바와 같이 게이트 폴리(14) 및 스페이서(16)를 포함하는 반도체 기판(10)의 전면에 티타늄막(28') 또는 코발트 박막을 스퍼터링 방식으로 형성한다. 이때, 상기 티타늄막(28') 또는 코발트막은 200∼400Å 정도의 두께로 형성하는 것이 바람직하다.3K, the source / drain 20 is formed on the semiconductor substrate 10 using the gate poly 14 and the spacer 16 as a mask, and the gate poly 14 is shown in FIG. 3L. ) And a titanium film 28 ′ or a cobalt thin film on the entire surface of the semiconductor substrate 10 including the spacer 16. At this time, the titanium film 28 'or the cobalt film is preferably formed to a thickness of about 200 ~ 400 200.
이후로는 도 3m에 도시한 바와 같이 반도체 기판에 티타늄 실리사이드막(28)을 형성하고, H2O2와 H2SO4가 혼합된 습식 에천트를 이용하여 티타늄막(28')을 선택적으로 제거함으로써 티타늄 실리사이드막(28)을 형성한다. 이때, 상기 티타늄 실리사이드막(28)은 반도체 기판(10)에 RTA(Rapid Thermal Annealing) 공정을 실시하여 게이트 폴리(14)와 소오스/드레인(20)이 형성된 영역에 실리콘 이온과 티타늄 이온을 반응시켜서 형성할 수 있다.Thereafter, as shown in FIG. 3M, the titanium silicide layer 28 is formed on the semiconductor substrate, and the titanium silicide layer 28 is selectively removed by using a wet etchant mixed with H 2 O 2 and H 2 SO 4. 28). In this case, the titanium silicide layer 28 performs a rapid thermal annealing (RTA) process on the semiconductor substrate 10 to react silicon ions and titanium ions in a region where the gate poly 14 and the source / drain 20 are formed. Can be formed.
이상에서 설명한 본 발명의 공정에 따르면, 도 2에 도시한 바와 같이 티타늄 실리사이드막(28)이 스페이서(16)의 내측으로 게이트 폴리(14) 상면에 제공된 반도체 소자를 얻을 수 있다.According to the process of the present invention described above, as shown in FIG. 2, the semiconductor device in which the titanium silicide film 28 is provided on the upper surface of the gate poly 14 inside the spacer 16 can be obtained.
따라서, 실리사이드막 형성시 게이트 폴리와 소오스/드레인 영역간의 단락을 확실히 방지할 수 있다.Therefore, it is possible to reliably prevent a short circuit between the gate poly and the source / drain regions when forming the silicide film.
또한, 질화막 패턴을 먼저 형성한 후, 다마신 방식에 의해 게이트 폴리를 형성하므로, 게이트 선폭이 작아지면서 초래하게 될 프로파일의 영향을 최소화 함으로써 좀더 안정적인 소자 구현이 가능하다.In addition, since the nitride layer pattern is first formed, and then the gate poly is formed by the damascene method, a more stable device can be realized by minimizing the influence of the profile that will be caused as the gate line width becomes smaller.
이후로는 공지된 공정 플로우에 따라 공정을 진행할 수 있다. 이를 도 2를 참조로 설명하면, 반도체 기판(10)의 상부 전면에 모스 트랜지스터의 각 소자 전극과 금속 배선층과의 전기적 절연을 위한 PMD(22)를 증착하고 평탄화하며, PMD(22)를 선택적으로 식각하여 모스 트랜지스터의 게이트 폴리(14), 소스/드레인(20)의 일부 영역이 드러나도록 콘택홀을 형성하고, 콘택홀에 텅스텐 플러그(24)를 형성하여 소자 전극과 금속 배선층(26)간의 전기적 접속을 위한 콘택을 형성한 후, PMD(22) 상부에 금속 박막을 증착하고 패터닝하여 텅스텐 플러그(24)에 접속되는 금속 박막 패턴으로 이루어진 금속 배선층(26)을 형성하여 반도체 소자를 완성할 수 있다.Thereafter, the process may be performed according to a known process flow. Referring to FIG. 2, the PMD 22 is deposited and planarized on the upper front surface of the semiconductor substrate 10 to electrically insulate the device electrode of the MOS transistor and the metal wiring layer, and selectively the PMD 22 is selectively formed. Etching forms a contact hole to expose a portion of the gate poly 14 and the source / drain 20 of the MOS transistor, and forms a tungsten plug 24 in the contact hole to electrically connect the device electrode to the metal wiring layer 26. After forming the contact for the connection, a metal thin film layer 26 formed of a metal thin film pattern connected to the tungsten plug 24 may be formed by depositing and patterning a metal thin film on the PMD 22 to complete the semiconductor device. .
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to the range of.
이와 같이 본 발명은 다마신 방식에 의해 게이트 폴리를 형성함으로써 게이트 CD를 용이하게 제어할 수 있다. 따라서, 미세 선폭의 게이트를 얻을 수 있으며, 게이트 선폭이 축소되면서 초래될 게이트 프로파일의 영향을 최소화 시킴으로써 안정적인 소자 구현이 가능한 장점이 있다.As described above, the present invention can easily control the gate CD by forming the gate poly by the damascene method. Thus, a gate having a fine line width can be obtained and stable device realization can be achieved by minimizing the influence of the gate profile caused by the reduction of the gate line width.
또한, 게이트 폴리의 높이를 스페이서보다 낮게 형성하고, 실리사이드막을 스페이서의 내측에 제공함으로써, 게이트 폴리와 소오스/드레인간의 실리사이드막의 브릿지 유발을 방지하고, 이로 인해 양품률을 향상시킬 수 있는 효과가 있다.In addition, the height of the gate poly is lower than that of the spacer, and the silicide film is provided inside the spacer, thereby preventing the bridge of the silicide film between the gate poly and the source / drain, thereby improving the yield.
도 1a 내지 1g는 종래 기술에 따른 반도체 소자의 게이트 및 실리사이드 형성 방법을 나타내는 공정도이고,1A to 1G are process diagrams illustrating a gate and silicide forming method of a semiconductor device according to the prior art,
도 2는 본 발명에 따른 반도체 소자의 개략 구성도이며,2 is a schematic configuration diagram of a semiconductor device according to the present invention,
도 3a 내지 3m은 도 2의 게이트 및 실리사이드 형성 방법을 나타내는 공정도이다.3A to 3M are process diagrams illustrating the gate and silicide forming method of FIG. 2.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0081372A KR100497194B1 (en) | 2002-12-18 | 2002-12-18 | Method for fabricating gate and silicide of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0081372A KR100497194B1 (en) | 2002-12-18 | 2002-12-18 | Method for fabricating gate and silicide of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040054341A KR20040054341A (en) | 2004-06-25 |
| KR100497194B1 true KR100497194B1 (en) | 2005-06-28 |
Family
ID=37347440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0081372A KR100497194B1 (en) | 2002-12-18 | 2002-12-18 | Method for fabricating gate and silicide of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100497194B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560331B2 (en) * | 2005-07-28 | 2009-07-14 | Samsung Electronics Co., Ltd. | Method for forming a silicided gate |
-
2002
- 2002-12-18 KR KR10-2002-0081372A patent/KR100497194B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20040054341A (en) | 2004-06-25 |
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