KR20030033395A - Wide band amplifier with high gain - Google Patents
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Abstract
Description
본 발명은 광대역 증폭회로에 관한것으로 특히, 높은 주파수에서도 높은 이득과 넓은 대역폭을 동시에 얻을 수 있는 광대역 증폭회로에 관한 것이다.The present invention relates to a wideband amplification circuit, and more particularly, to a wideband amplification circuit capable of simultaneously obtaining a high gain and a wide bandwidth even at a high frequency.
일반적으로, 광대역 증폭회로는 넓은 대역의 주파수를 증폭하는 것을 특징으로 하는 증폭회로를 말하며, 상기 증폭되는 대역폭은 최대 출력전력의 1/2 되는 지점까지를 말한다.In general, the broadband amplification circuit refers to an amplifying circuit that amplifies a wide band of frequencies, the bandwidth to be amplified up to a point that is half of the maximum output power.
종래의 광대역 증폭회로는 입력되는 주파수가 증가함에 따라 입출력간에 존재하는 캐패시터의 영향으로 고주파에서의 이득이 감소하게 되어 대역폭이 줄어들게 된다.In the conventional wideband amplification circuit, as the input frequency increases, the gain at the high frequency is reduced due to the presence of a capacitor between input and output, thereby reducing the bandwidth.
도 1 내지 도 3을 참조하여 종래의 광대역 증폭회로의 문제점을 살펴보도록 한다.With reference to Figures 1 to 3 to look at the problem of the conventional broadband amplification circuit.
도 1은 종래의 소스 공통 광대역 증폭회로를 나타낸다.1 shows a conventional source common wideband amplification circuit.
종래의 소스 공통 광대역 증폭회로는, 일측은 접지되고 게이트는 입력 신호를 인가받는 NMOS(10a), 일측은 전원전압(VDD)에 연결되고 타측은 상기 NMOS(10a)의 타측과 연결되는 저항(20a)을 포함하여 이루어진다.In the conventional source common broadband amplification circuit, one side is grounded and the gate is an NMOS 10a receiving an input signal, one side is connected to the power supply voltage VDD and the other side is connected to the other side of the NMOS 10a. )
상기한 구성의 광대역 증폭회로는 광대역 증폭기로 활용하고자 할 때 주파수가 증가함에 따라 입출력단에 존재하는 기생 커패시터의 영향으로 고주파에서 이득이 쉽게 감소하여 대역폭이 좁다. 그리고 상기 NMOS(10a)의 드레인과 전원전압 사이에 연결되는 저항값을 크게 할 경우, 부하 전류를 감소시키게 되므로 증폭회로의 이득은 감소하게 된다.The broadband amplification circuit of the above-described configuration has a narrow bandwidth because the gain is easily reduced at high frequency due to the influence of the parasitic capacitor present at the input and output terminals as the frequency increases when the broadband amplification circuit is used as a broadband amplifier. In addition, when the resistance value connected between the drain of the NMOS 10a and the power supply voltage is increased, the load current is reduced, so that the gain of the amplifier circuit is reduced.
도 2는 종래의 다른 소스 공통 광대역 증폭회로를 나타내는 것으로, 도 2는 상기 도 1의 증폭회로가 고주파에서 이득이 적은것을 보정하는 증폭회로이다.FIG. 2 shows another conventional source common broadband amplifier circuit, and FIG. 2 is an amplifier circuit for correcting that the gain circuit of FIG.
도 2의 증폭회로는 직류전류를 거의 감소시키지 않는 인덕터(30b)를 사용함으로서 NMOS(10b)의 소스와 드레인단간의 기생 캐패시턴스와 공진을 일으키도록 하여 부하저항(20b)에 흐르는 전류량을 늘리도록 한 것이다.The amplification circuit of FIG. 2 uses an inductor 30b which hardly reduces the DC current so as to cause parasitic capacitance and resonance between the source and drain terminals of the NMOS 10b to increase the amount of current flowing through the load resistor 20b. will be.
그러나, 도 2의 광대역 증폭회로는 입력되는 주파수가 기가 헤르즈(Ghz)단위로 증가 시, 인덕터(30b)에 의한 게인 피킹(gain peaking)효과가 급격히 감소하여 광대역 증폭회로의 이득과 밴드폭(band width)이 감소하게 된다.However, in the wideband amplification circuit of FIG. 2, when the input frequency increases in units of gigahertz (Ghz), the gain peaking effect of the inductor 30b decreases rapidly, thereby increasing the gain and bandwidth of the wideband amplification circuit. band width) is reduced.
도 3은 종래의 또다른 광대역 증폭회로를 나타낸다.3 shows another conventional broadband amplification circuit.
도 3은 상기 도 1에 도시된 종래의 광대역 증폭회로의 단점을 보완하기 위한 것으로, 도 1에 도시된 저항(20a)의 값을 크게 하기 위하여 전류 미러(current mirror)를 채용한 광대역 증폭회로이다.FIG. 3 is to compensate for the shortcomings of the conventional broadband amplification circuit shown in FIG. 1, and is a broadband amplification circuit employing a current mirror to increase the value of the resistor 20a shown in FIG. .
상기 도 3의 광대역 증폭회로는 PMOS(30c)의 게이트에 일정전압(Vb2)을 인가하여 PMOS(30c)의 소스와 드레인간에 전류를 일정하게 유지시켜서 전류 미러(current mirror)를 구성함으로서 저항(20c)의 값을 크게 할수 있도록 한것이다.The broadband amplification circuit of FIG. 3 applies a constant voltage Vb2 to the gate of the PMOS 30c to maintain a constant current between the source and the drain of the PMOS 30c to form a current mirror. The value of 20c) can be increased.
상기 도 3의 광대역 증폭회로는 저항의 값을 크게 함으로서 증폭회로의 이득을 높일수는 있으나, 입력되는 주파수가 증가할수록 PMOS(30c)의 양단자(소스와 게이트 단자)간에 기생하는 기생용량이 증가하게 되므로 앞서 설명한 바와 같이 증폭회로의 이득이 감소되게 되어 대역폭이 감소되는 문제점이 있다.In the wideband amplification circuit of FIG. 3, the gain of the amplification circuit can be increased by increasing the resistance value, but the parasitic capacitance between the terminals (source and gate terminals) of the PMOS 30c increases as the input frequency increases. Therefore, as described above, the gain of the amplification circuit is reduced, thereby reducing the bandwidth.
본 발명은, 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로,입력되는 주파수가 증가하여도 높은 이득과 대역폭을 유지하는 광대역 증폭회로를 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to provide a wideband amplification circuit that maintains a high gain and bandwidth even when an input frequency is increased.
도 1은 종래의 광대역 증폭회로의 상세 회로도.1 is a detailed circuit diagram of a conventional broadband amplification circuit.
도 2는 종래의 다른 광대역 증폭회로의 상세 회로도.2 is a detailed circuit diagram of another conventional broadband amplification circuit.
도 3은 종래의 또다른 광대역 증폭회로의 상세 회로도.3 is a detailed circuit diagram of another conventional broadband amplification circuit.
도 4는 본 발명에 따른 광대역 고이득 증폭회로의 상세 회로도.4 is a detailed circuit diagram of a wideband high gain amplifier circuit according to the present invention;
도 5는 본 발명에 따른 광대역 고이득 증폭회로를 적용한 광신호 증폭용 트랜스 임피던스 증폭기의 일실시예.Figure 5 is an embodiment of a transimpedance amplifier for optical signal amplification applying a wideband high gain amplifier circuit according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명.* Explanation of symbols for the main parts of the drawings.
100 : 증폭부 200 : 임피던스 제어부100: amplification unit 200: impedance control unit
본 발명은 높은 주파수에서도 높은 이득과 넓은 대역폭을 동시에 얻을 수 있는 광대역 증폭회로에 관한 것으로, 이를 위한 본 발명은, 입력 신호를 증폭하는 증폭부; 일정 전압을 인가받아 전류 미러를 구성하며, 상기 증폭부의 이득이 최고치에서 절반이 되는 반전력 주파수에서 상기 증폭부의 출력 임피던스를 높여 상기 증폭부의 이득을 향상시키는 임피던스 제어부를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a wideband amplification circuit capable of simultaneously obtaining a high gain and a wide bandwidth even at a high frequency. The present invention includes: an amplifier for amplifying an input signal; A current mirror is applied by applying a predetermined voltage, and the impedance control unit increases the output impedance of the amplification unit at a half-power frequency at which the gain of the amplification unit is half the maximum.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 4는 본 발명에 따른 광대역 고이득 증폭회로를 나타낸다.4 shows a wideband high gain amplifier circuit according to the present invention.
도 4를 참조하면 본 발명은, 입력 신호(Vi)를 증폭하는 증폭부(100)와, 일정 전압(Vb1)을 인가받아 전류 미러를 구성하며, 상기 증폭부(100)의 이득이 최고치에서 절반이 되는 반전력 주파수에서 상기 증폭부(100)의 출력 임피던스를 높여 상기 증폭부의 이득을 향상시키는 임피던스 제어부(200)를 포함하여 이루어지는 것을 특징으로 한다.Referring to FIG. 4, in the present invention, the amplifier 100 amplifies the input signal Vi and a current mirror is applied by applying a predetermined voltage Vb1, and the gain of the amplifier 100 is half the maximum value. It characterized in that it comprises an impedance control unit 200 to improve the gain of the amplifier by increasing the output impedance of the amplifier 100 at the reversal force frequency.
구체적으로, 상기 증폭부(100)는, 게이트는 입력 신호(Vi)를 인가받고 일측은 상기 임피던스 제어부(200)의 출력과 출력 단자에 공동으로 연결되고 타측은 접지되는 NMOS(100)로 실시 구성되며,Specifically, the amplifier 100, the gate is applied to the input signal (Vi), one side is jointly connected to the output and the output terminal of the impedance control unit 200, the other side is configured to be implemented as the NMOS (100) ,
상기 임피던스 제어부(200)는, 일측은 전원에 연결되는 인덕터(210)와, 게이트는 일정 전압에 연결되고 일측은 상기 인덕터의 타측에 연결되는 PMOS(220)와, 일측은 상기 PMOS(220)의 일측과 상기 인덕터의 타측과 공동으로 연결되고 타측은 상기 PMOS(220)의 타측에 연결되는 저항(230)을 포함하여 실시 구성된다.The impedance control unit 200, one side of the inductor 210 is connected to a power source, the gate is connected to a predetermined voltage, one side is connected to the other side of the inductor PMOS 220, and one side of the PMOS 220 One side is jointly connected with the other side of the inductor and the other side is configured to include a resistor 230 is connected to the other side of the PMOS (220).
여기서, 상기 증폭부(100)는 MOS(100)이외에도 바이폴라(Bipolar) 트랜지스터를 사용할 수 있으며, 상기 임피던스 제어부(200)의 PMOS(220)또한 NMOS를 사용하여 구성할 수 있다.Here, the amplifier 100 may use a bipolar transistor in addition to the MOS 100, and the PMOS 220 of the impedance controller 200 may also be configured by using an NMOS.
상기한 구성의 본 발명을 도 4를 참조하여 상세히 설명하도록 한다.The present invention having the above-described configuration will be described in detail with reference to FIG. 4.
먼저, NMOS(100)의 게이트에 입력 신호(Vi)가 인가된후 입력 신호(Vi)의 주파수가 증가하게 되면 상기 NMOS(100)의 소스와 게이트 단자간에 존재하는 기생 캐패시턴스에 의하여 극점(pole)이 형성되고, 이 극점이 형성된 특정 주파수 영역에서는 상기 NMOS(100)의 이득이 급격히 감소하게 된다.First, when the input signal Vi is applied to the gate of the NMOS 100 and the frequency of the input signal Vi is increased, the pole is caused by parasitic capacitance existing between the source and the gate terminal of the NMOS 100. Is formed, and the gain of the NMOS 100 is drastically reduced in the specific frequency region where the pole is formed.
여기서, 증폭회로에서 이득이 감소한다는 것은 곧 대역폭의 감소를 의미하게 된다.Here, decreasing the gain in the amplifier circuit means a reduction in bandwidth.
다음으로, 상기 특정 주파수 영역에서 이득이 감소되기 시작하는 극점(pole)에 상기 NMOS(220)의 소스단과 게이트단에 형성되는 기생 캐패시터와 병렬 공진을 이룰수 있는 인덕터(210)를 삽입하여 이득이 감소되기 시작하는 극점, 즉 이득이감소되는 주파수 영역에서 상기 NMOS(220)와 인덕터(210)가 병렬 공진을 이루도록 하여 임피던스 값을 최대로 한다.Next, the gain is reduced by inserting an inductor 210 which can be in parallel resonance with a parasitic capacitor formed at the source terminal and the gate terminal of the NMOS 220 at a pole where the gain begins to decrease in the specific frequency region. The NMOS 220 and the inductor 210 achieve parallel resonance in the pole where the gain starts to decrease, that is, in the frequency region where the gain is reduced, thereby maximizing the impedance value.
다음으로, 상기 임피던스 제어부(200)가 극점(pole)에서 최대 임피던스를 가지도록 함으로서 상기 증폭부(100)는 높은 이득을 가지게 되어 상기 극점(pole) 이상의 주파수 에서 이득이 감쇠되지 않는다.Next, since the impedance control unit 200 has a maximum impedance at the pole, the amplification unit 100 has a high gain so that the gain is not attenuated at frequencies above the pole.
따라서 상기 증폭부(100)는 대역폭이 증가하는 특징을 갖게 된다.Therefore, the amplifier 100 has a feature that the bandwidth is increased.
도 5는 본 발명에 따른 광대역 증폭회로를 구비한 광신호 증폭용 트랜스 임피던스 증폭기의 일실시예를 나타낸다.5 shows an embodiment of a transimpedance amplifier for amplifying an optical signal having a wideband amplification circuit according to the present invention.
도 5를 참조하면, 외부에서 인가되는 광신호를 전류신호로 바꾸어 출력하는 입력 변환부(100)와, 상기 입력 변환부(100)의 출력에 응답하여 광대역 증폭하는 제1 증폭부(200)와, 상기 제1 증폭부(200)의 출력에 응답하여 광대역 증폭하는 제2 증폭부(300)와, 상기 제1 및 제2 증폭부(200, 300)의 바이어스를 제어하는 바이어스 제어부(400)로 이루어진다.Referring to FIG. 5, an input converter 100 for converting an optical signal applied from the outside into a current signal and outputting the current signal, and a first amplifier 200 for wideband amplification in response to the output of the input converter 100; A second amplification unit 300 for wideband amplification in response to the output of the first amplification unit 200, and a bias control unit 400 for controlling biases of the first and second amplification units 200 and 300. Is done.
구체적으로, 상기 입력 변환부(100)는 외부에서 인가되는 전원전압(VDD)에 응답하여 일정한 전류를 출력하는 제1 전류원(101)과, 전원전압(VDD)과 접지전원 사이에 다이오드 접속된 PMOS(102)와, 상기 PMOS(102)의 드레인 단자와 접지전원 사이에 연결되는 제2 전류원(103)과, 상기 PMOS(102)의 게이트와 전원전압(VDD) 사이에 연결되는 캐패시터(104)와, 일측은 접지전원에 연결되고 타측은 피드백 저항(107)의 일측에 연결되는 광 다이오드(105)와, 게이트는 상기 광 다이오드(105)의 타측에 연결되고 일측은 상기 전원전압(VDD)에 연결되는NMOS(106)으로 실시 구성되며,Specifically, the input converter 100 may include a first current source 101 for outputting a constant current in response to a power supply voltage VDD applied from the outside, and a PMOS diode connected between the power supply voltage VDD and a ground power supply. A second current source 103 connected between the drain terminal of the PMOS 102 and a ground power supply, a capacitor 104 connected between a gate of the PMOS 102 and a power supply voltage VDD; The photodiode 105 has one side connected to the ground power supply and the other side connected to one side of the feedback resistor 107, and the gate connected to the other side of the photodiode 105 and one side connected to the power supply voltage VDD. Which is implemented by NMOS 106,
상기 제1 증폭부(200)는, 일측이 전원전압(VDD)에 연결되는 인덕터(201)와, 게이트는 상기 PMOS(102)의 게이트에 연결되고 소스 단자는 상기 인턱터(201)의 타측에 연결되는 PMOS(202)와, 상기 PMOS(202)의 일측과 타측에 병렬 연결되는 저항(203)과, 일측은 상기 PMOS(202)의 타측과 연결되고, 타측은 접지되고 게이트는 상기 NMOS(106)의 타측에 연결되는 NMOS(204)와, 일측은 전원전압(VDD)에 연결되고 게이트는 상기 NMOS(204)의 일측과 상기 피드백 저항(107)의 타측에 공통으로 연결되는 NMOS(205)로 실시 구성되며,The first amplifier 200 includes an inductor 201 having one side connected to a power supply voltage VDD, a gate connected to a gate of the PMOS 102, and a source terminal connected to the other side of the inductor 201. PMOS 202, a resistor 203 connected in parallel to one side and the other side of the PMOS 202, one side is connected to the other side of the PMOS 202, the other side is grounded and the gate is the NMOS 106 The NMOS 204 is connected to the other side of the NMOS 204, one side is connected to the power supply voltage (VDD) and the gate is connected to one side of the NMOS 204 and the other side of the feedback resistor 107 in common Is composed,
상기 제2 증폭부(300)는, 일측이 전원전압(VDD)에 연결되는 인덕터(301)와, 게이트는 상기 PMOS(202)의 게이트에 공동으로 연결되고 일측은 상기 인턱터(301)의 타측에 연결되는 PMOS(302)와, 상기 PMOS(302)의 일측과 타측에 병렬 연결되는 저항(303)과, 일측은 상기 PMOS(302)의 타측과 연결되고 타측은 접지되고 게이트는 상기 NMOS(205)의 타측에 연결되는 NMOS(304)와, 일측은 전원전압(VDD)에 연결되고 게이트는 상기 NMOS(304)의 일측에 연결되는 NMOS(305)로 실시 구성되며,The second amplifier 300 includes an inductor 301 having one side connected to a power supply voltage VDD, a gate connected to the gate of the PMOS 202, and one side connected to the other side of the inductor 301. A PMOS 302 connected thereto, a resistor 303 connected in parallel to one side and the other side of the PMOS 302, and one side connected to the other side of the PMOS 302, the other side of which is grounded, and a gate of the NMOS 205. NMOS 304 is connected to the other side of the, and one side is connected to the power supply voltage (VDD) and the gate is configured to be configured as the NMOS 305 is connected to one side of the NMOS 304,
상기 바이어스 제어부(400)는, 상기 제1 전류원(101)의 타측과 접지전원 사이에 다이오드 접속되는 NMOS(401)와, 상기 NMOS(401)의 게이트와 접지전원 사이에 연결되는 캐패시터(405)와, 일측은 상기 NMOS(106)의 타측과 연결되고 타측은 접지되며, 게이트는 상기 NMOS(401)의 게이트와 연결되는 NMOS(402)와, 일측은 상기 NMOS(205)의 타측과 연결되고 타측은 접지되며, 게이트는 상기 NMOS(402)의 게이트와 연결되는 NMOS(403)와, 일측은 상기 NMOS(305)의 타측과 연결되고 타측은 접지전원과 연결되고 게이트는 상기 NMOS(403)의 게이트와 연결되는 NMOS(404)로 실시 구성된다.The bias control unit 400 may include an NMOS 401 diode connected between the other side of the first current source 101 and a ground power supply, and a capacitor 405 connected between a gate of the NMOS 401 and a ground power supply. One side is connected to the other side of the NMOS 106 and the other side is grounded, the gate is connected to the NMOS 402 and the gate of the NMOS 401, one side is connected to the other side of the NMOS 205 and the other side is Is grounded, and a gate is connected to the gate of the NMOS 402, one side of which is connected to the other side of the NMOS 305, the other side of which is connected to a ground power source, and the gate of the gate of the NMOS 403. An NMOS 404 is connected to be implemented.
이하, 도 5를 참조하여 설명하면 다음과 같다.Hereinafter, a description will be given with reference to FIG. 5.
먼저, 도 5에 도시된 바와 같이, 전원전압에 따라 일정한 전류를 출력하는 제1 전류원(101)의 전류 출력에 의하여 바이어스 제어부(400)의 NMOS(401)는 NMOS(402 ∼ 404)에 일정한 게이트 전압을 공급하게 되고, 상기 NMOS(402 ∼ 404)는 상기 NMOS(401)에 의한 게이트 전압에 응답하여 상기 입력 변환부(100), 제1 증폭부(200), 및 제2 증폭부(300)의 출력 NMOS(106, 205, 304)에 바이어싱(biasing)한다.First, as shown in FIG. 5, the NMOS 401 of the bias control unit 400 has a constant gate to the NMOS 402 to 404 by the current output of the first current source 101 that outputs a constant current according to the power supply voltage. A voltage is supplied, and the NMOSs 402 to 404 respond to the gate voltage of the NMOS 401 to the input converter 100, the first amplifier 200, and the second amplifier 300. Are biased to the output NMOS 106, 205, 304.
즉, 상기 바이어스 제어부(400)는 입력 변환부(100) 및 제2 증폭부(300)의 출력단에 저항과 같이 연결되어 출력 전류를 제어하게 된다.That is, the bias control unit 400 is connected to the output terminals of the input converter 100 and the second amplifier 300 together with a resistor to control the output current.
마찬가지로, 입력 변환부(100)의 PMOS(102)또한 제2 전류원(103)과 결합하여 일정한 전압을 PMOS(202, 302)에 공급하여 PMOS(202, 302)의 출력 전류를 제어하게 된다.Similarly, the PMOS 102 of the input converter 100 is also coupled to the second current source 103 to supply a constant voltage to the PMOS 202, 302 to control the output current of the PMOS 202, 302.
이어서, 광신호가 인가될시, 상기 광다이오드(105)에서 출력된 전류에 응답하여 NMOS(106)가 턴온되고 NMOS(204)에서 상기 NMOS(106)의 출력을 증폭하여 출력하게 된다.Subsequently, when an optical signal is applied, the NMOS 106 is turned on in response to the current output from the photodiode 105 and the NMOS 204 amplifies and outputs the output of the NMOS 106.
여기서, 상기 NMOS(204)는 상기 NMOS(204)의 일측에 연결된 PMOS(202), 저항(203), 인덕터(201)로 구성된 임피던스 제어블럭에 의하여 상기 광다이오드(105)에서 출력되는 신호의 주파수가 PMOS(202)의 증폭도를 감소시키는반적력 주파수 영역일때, 커런트 미러로 구성된 PMOS(202)와 저항(203)에 의하여 저항값을 높이면서 인덕터(201)로 피킹(PEAKING)하게 되므로 광다이오드(105)의 출력이 반전력 주파수에 도달하더라도 광대역 특성을 유지할 수 있게된다.Here, the NMOS 204 is a frequency of a signal output from the photodiode 105 by an impedance control block composed of a PMOS 202, a resistor 203, and an inductor 201 connected to one side of the NMOS 204. When the PMOS 202 reduces the amplification degree of the PMOS 202, the PMOS 202 composed of the current mirror and the resistance 203 is peaked (PEAKING) to the inductor 201 while increasing the resistance value by the photodiode ( Even if the output of 105) reaches the half power frequency, the wideband characteristic can be maintained.
상기 제2 증폭부(300)는 상기 제1 증폭부(200)와 동일한 구조 및 기능을 수행하여 상기 제1 증폭부(200)의 출력을 재차 증폭하는 역할을 한다.The second amplifier 300 performs the same structure and function as the first amplifier 200 to amplify the output of the first amplifier 200 again.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
상기한 바와 같이 본 발명은, 입력되는 신호의 주파수가 증가하여도 이득이 감소되는 극점에서 임피던스를 상승시킴으로서 증폭회로의 이득을 높여 광대역 특성을 향상시키는 광대역 고이득 증폭회로를 구현할수 있다.As described above, the present invention can implement a wideband high-gain amplifier circuit that increases the gain of the amplifier circuit by improving impedance at the pole where the gain is reduced even when the frequency of the input signal is increased.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0065150A KR100421417B1 (en) | 2001-10-22 | 2001-10-22 | Wide band amplifier with high gain |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0065150A KR100421417B1 (en) | 2001-10-22 | 2001-10-22 | Wide band amplifier with high gain |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030033395A true KR20030033395A (en) | 2003-05-01 |
| KR100421417B1 KR100421417B1 (en) | 2004-03-09 |
Family
ID=29565802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0065150A KR100421417B1 (en) | 2001-10-22 | 2001-10-22 | Wide band amplifier with high gain |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100421417B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9843295B2 (en) | 2014-06-19 | 2017-12-12 | Ewha University-Industry Collaboration Foundation | Transimpedance amplifier |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-10-22 KR KR10-2001-0065150A patent/KR100421417B1/en active IP Right Grant
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| US9843295B2 (en) | 2014-06-19 | 2017-12-12 | Ewha University-Industry Collaboration Foundation | Transimpedance amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100421417B1 (en) | 2004-03-09 |
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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