KR20030023334A - Semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 리드/라이트 동작시 라이트 드라이버부(Write driver part)의 소자들을 프리차아지시에 재활용하여 프라차아지수단의 모스트랜지스터의 사이즈를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, a semiconductor capable of reducing the size of a MOS transistor of a pracharge means by recycling elements of a write driver part during precharge during a read / write operation. Relates to a memory device.
도 1은 종래의 반도체 메모리 장치의 라이트 드라이버부를 도시한 것으로, 드라이버부(10)는 제1 신호(a) 및 제2 신호(b)를 각각 게이트 단에 입력하고 소오스 단에는 전원전압(VDD)이 공통으로 인가되는 풀업용 제1, 제2 PMOS 트랜지스터(P1)(P2)와, 제1 신호(a)의 인버터(IV1)에 의한 반전된 신호와, 제2 신호(b)의 인버터(IV2)에 의한 반전된 신호가 각각 게이트 단에 입력하고 상기 제1, 제2 PMOS 트랜지스터(P1)(P2)의 드레인 단에 공통 접속하면서 데이타 라인(SDB)(/SDB)으로 데이타를 출력하는 풀다운용 제1, 제2 NMOS 트랜지스터(N1)(N2)로 구성된다.FIG. 1 illustrates a write driver of a conventional semiconductor memory device. The driver 10 inputs a first signal a and a second signal b to a gate terminal, and a power supply voltage VDD to a source terminal. This commonly applied pull-up first and second PMOS transistors P1 and P2, an inverted signal by the inverter IV1 of the first signal a, and an inverter IV2 of the second signal b. Is a pull-down signal for outputting data to the data line (SDB) (/ SDB) while the inverted signal is inputted to the gate terminal and commonly connected to the drain terminal of the first and second PMOS transistors P1 and P2. It consists of a 1st, 2nd NMOS transistor (N1) (N2).
이러한 드라이버부(10)는 라이트 동작시 예컨대, 제1 신호(a)가 '하이'레벨이고, 제2 신호(b)가 '로우'레벨인 경우 제2 PMOS 트랜지스터(P2) 및 제2 NMOS 트랜지스터(N2)가 턴 온되어 드라이버(Driver)의 역할을 수행하지만 그 이외의 경우, 즉 리드 동작이나 무동작시에는 플로팅(floating) 상태로 상기 제1, 제2 NMOS 및 PMOS 트랜지스터(N1)(N2)(P1)(P2) 중 어느 것도 구동되지 않게된다.In the driver unit 10, for example, when the first signal a is at the 'high' level and the second signal b is at the 'low' level, the driver P10 and the second NMOS transistor may be used. The N2 is turned on to serve as a driver, but in other cases, that is, in a floating state during a read operation or a non-operation, the first and second NMOS and PMOS transistors N1 and N2 (N2). None of P1 and P2 are driven.
이는 드라이버부(10)의 제1, 제2 PMOS 트랜지스터(P1)(P2)가 리드 동작에서 보면 데이타 라인(SDB)(/SDB)의 로딩(Loading)으로 작용할 뿐이며 프라차아지 동작은 도면에는 도시하지 않았지만 프리차아지 및 이퀄라이즈부를 구성하는 PMOS 트랜지스터에 의해서만 이루어진다. 따라서 완전한 데이타 라인(SDB)(/SDB)의 프리차아지를 보장받기 위해서는 상기 프리차아지 및 이퀄라이즈부를 구성하는 PMOS 트랜지스터의 사이즈가 적절히 커야한다.This only serves as the loading of the data line SDB (/ SDB) when the first and second PMOS transistors P1 and P2 of the driver unit 10 are viewed in the read operation. Although not made, only the PMOS transistors constituting the precharge and equalization parts are used. Therefore, in order to guarantee the precharge of the complete data line SDB (/ SDB), the size of the PMOS transistors constituting the precharge and equalization parts must be appropriately large.
따라서, 본 발명의 목적은 라이트 드라이버부(Write driver part)의 소자들을 리드 동작시에 프리차아지 수단으로 재활용하고 라이트 동작시에는드라이버(Driver)로서의 역할을 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of recycling elements of a write driver part to precharge means during a read operation and serving as a driver during a write operation. will be.
도 1은 종래의 반도체 메모리 장치에 대한 회로도.1 is a circuit diagram of a conventional semiconductor memory device.
도 2는 본 발명의 반도체 메모리 장치에 대한 회로도.2 is a circuit diagram of a semiconductor memory device of the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
100 : 데이타전달부 110 : 래치수단100: data transfer unit 110: latch means
120 : 데이타전달수단 200 : 드라이버부120: data transfer means 200: driver unit
300 : 리드/라이트동작제어부 400 : 프리차아지-이퀄라이즈부300: lead / light operation control unit 400: precharge-equalization unit
500 : 데이타센스증폭부500: data sense amplification unit
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치는 라이트(write) 동작시 외부 데이타를 전달하는 데이타전달부와, 상기 라이트 동작시 데이타를 데이타 라인으로 전달하는 드라이버부와, 상기 데이타전달부로부터 데이타를 수신하면서 상기 드라이버부를 제어하여 상기 라이트 동작시에는 라이트 드라이버로서의 역할을 수행하고, 리드(read) 동작 후에는 프리차아지(precharge) 역할을 수행하도록 제어하는 리드/라이트동작제어부와, 프리차아지-이퀄라이즈부와, 상기 리드 동작시 데이타 라인의 전압차를 센싱하는 데이타센스증폭부를 포함하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object includes a data transfer unit for transferring external data during a write operation, a driver unit for transferring data to a data line during the write operation, and data from the data transfer unit. A read / write operation control unit which controls the driver unit to receive the light driver during the write operation, and performs a precharge role after the read operation while receiving the read unit; And an equalization unit and a data sense amplifier configured to sense a voltage difference between the data lines during the read operation.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
도 2는 본 발명의 반도체 메모리 장치의 일실시예를 나타낸 회로도이고, 도 3은 본 발명의 다른 실시예를 나타낸 회로도이다.2 is a circuit diagram illustrating an embodiment of a semiconductor memory device of the present invention, and FIG. 3 is a circuit diagram illustrating another embodiment of the present invention.
도 2에 도시된 바와같이, 본 발명의 반도체 메모리 장치는 라이트(write) 동작시 외부 데이타를 전달하는 데이타전달부(100)와, 상기 라이트 동작시 데이타를 데이타 라인(SDB)(/SDB)으로 전달하는 드라이버부(200)와, 데이타전달부(100)로부터 데이타를 수신하면서 상기 드라이버부(200)를 제어하여 라이트 동작시에는 라이트 드라이버로서의 역할을 수행하고, 리드(read) 동작 후에는프리차아지(precharge) 역할을 수행하도록 제어하는 리드/라이트동작제어부(300)를 포함한다. 또한, 프리차아지-이퀄라이즈부(400)와, 리드 동작시 데이타 라인의 전압차를 센싱하는 데이타센스증폭부(500)를 포함한다.As shown in FIG. 2, the semiconductor memory device of the present invention includes a data transfer unit 100 for transferring external data during a write operation, and data to the data line SDB (/ SDB) during the write operation. The driver unit 200 to transmit and control the driver unit 200 while receiving data from the data transfer unit 100 serves as a write driver during a write operation, and after a read operation, the pre-cha And a read / write operation control unit 300 for controlling to perform a precharge role. In addition, a precharge-equalization unit 400 and a data sense amplifier 500 for sensing a voltage difference of a data line during a read operation are included.
여기서, 데이타 전달부(100)는 데이타(data)를 래치하기 위한 래치수단(110)과, 라이트 동작시에 상기 래치된 데이타를 리드/라이트동작제어부(300)로 전달하는 데이타전달수단(120)을 포함한다.Here, the data transfer unit 100 includes a latch unit 110 for latching data, and a data transfer unit 120 for transferring the latched data to the read / write operation control unit 300 during a write operation. It includes.
래치수단(110)은 두 개의 인버터(111)(112)가 피드백되어 구성되고, 데이타전달수단(120)은 비트당 라이트 명령신호(이하, WBEN)와 라이트 인에이블신호(이하, WTEN)를 수신하는 제1 낸드게이트(ND1)와, 이로부터 수신된 신호를 반전하는 제1 인버터(IV1)와, 제1 인버터(IV1)와 직연결된 제2 인버터(IV2)와, 상기 래치수단(110)으로부터의 신호를 반전하는 제3 인버터(IV3)와, 래치수단(110)으로부터의 신호와 상기 제1 인버터(IV1)에의해 반전된 신호를 수신하는 제2 낸드게이트(ND2) 및, 제1 인버터(IV1)와 제3 인버터(IV3)로부터의 신호를 수신하는 제3 낸드게이트(ND3)를 포함한다.The latch unit 110 is configured by two inverters 111 and 112 fed back, and the data transfer unit 120 receives a write command signal (WBEN) and a write enable signal (WTEN) per bit. From the first NAND gate ND1, the first inverter IV1 for inverting the signal received therefrom, the second inverter IV2 directly connected to the first inverter IV1, and the latch means 110. A third inverter IV3 for inverting a signal of the second inverter; a second NAND gate ND2 for receiving a signal from the latching means 110 and a signal inverted by the first inverter IV1; And a third NAND gate ND3 for receiving signals from IV1) and third inverter IV3.
또한, 리드/라이트동작제어부(300)는 제1 낸드게이트(ND1)로부터의 신호와 상기 프리차아지-이퀄라이즈부(400)의 인에이블신호(이하, /SDBEN)를 수신하는 제4 낸드게이트(ND4)와, 제4 낸드게이트(ND4) 및 제2 낸드게이트(ND2)로부터의 신호를 수신하는 제5 낸드게이트(ND5)와, 제4 낸드게이트(ND4) 및 제3 낸드게이트(ND3)로부터의 신호를 수신하는 제6 낸드게이트(ND6)와, 제5 낸드게이트(ND5)와 제2 인버터(IV2)로부터의 신호를 수신하는 제1 노아게이트(NR1) 및, 제6 낸드게이트(ND6)와제2 인버터(IV2)로부터의 신호를 수신하는 제2 노아게이트(NR2)를 포함한다.Also, the read / write operation control unit 300 receives a signal from the first NAND gate ND1 and a fourth NAND gate that receives an enable signal (hereinafter, referred to as / SDBEN) of the precharge-equalization unit 400. ND4, the fifth NAND gate ND5 for receiving signals from the fourth NAND gate ND4 and the second NAND gate ND2, the fourth NAND gate ND4 and the third NAND gate ND3. The sixth NAND gate ND6 that receives a signal from the first NAND gate, the first NOR gate NR1 that receives the signals from the fifth NAND gate ND5, and the second inverter IV2, and the sixth NAND gate ND6. ) And a second NOR gate NR2 that receives a signal from the second inverter IV2.
또한, 드라이버부(200)는 제5 낸드게이트(ND5)와 제6 낸드게이트(ND6)로부터의 신호를 각각 게이트 단에 입력하고 소오스 단에는 전원전압(VDD)이 공통으로 인가되는 풀업용 제1, 제2 PMOS 트랜지스터(P1)(P2)와, 제1 노아게이트(NR1)와 제2 노아게이트(NR2)의 신호를 각각 게이트 단에 입력하고 제1, 제2 PMOS 트랜지스터(P1)(P2)의 드레인 단에 공통 접속하면서 데이타 라인(SDB)(/SDB)으로 데이타를 출력하는 풀다운용 제1, 제2 NMOS 트랜지스터(N1)(N2)를 포함한다.In addition, the driver unit 200 inputs signals from the fifth NAND gate ND5 and the sixth NAND gate ND6 to the gate terminal, respectively, and a pull-up first in which a power supply voltage VDD is commonly applied to the source terminal. And the signals of the second PMOS transistor P1 and P2, the first and second NOR gates NR1 and NR2 are respectively input to the gate terminal, and the first and second PMOS transistors P1 and P2 are respectively input. And first and second NMOS transistors N1 and N2 for pull-down which output data to the data line SDB (/ SDB) while being connected to the drain terminal of the same.
상기 프리차아지-이퀄라이즈부(400)는 공지된 바와같이 3 개의 PMOS 트랜지스터(미도시)로 구성되고, 데이타센스앰프부(500) 또한 공지된 바와같다. 이에대한 구성 및 동작 설명은 생략하기로 한다.The precharge-equalization unit 400 is composed of three PMOS transistors (not shown) as is known, and the data sense amplifier unit 500 is also known. Description of the configuration and operation thereof will be omitted.
미설명 부호 402는 /SDBEN 신호를 반전하여 프리차아지-이퀄라이즈부(400)를 인에이블시키도록 하는 인버터이다.Reference numeral 402 denotes an inverter for inverting the / SDBEN signal to enable the precharge-equalization unit 400.
이하, 상기 구성을 갖는 반도체 메모리 장치에 대한 동작 설명을 하면 다음과 같다.Hereinafter, the operation of the semiconductor memory device having the above configuration will be described.
먼저, 라이트 동작시 데이타(data)가 '하이'레벨일 경우 래치수단(110)에 의해 데이타가 래치되면 인버터(112)와 데이타전달수단(120)의 제3 인버터(IV3)를 통해 유효한 라이트 데이타를 출력하게 되고, WBEN, WTEN 신호는 라이트 동작시에 '하이'레벨을 유지하며, /SDBEN 신호는 데이타라인(SDB)(/SDB)에 라이트 동작시의 데이타가 실릴 수 있도록 '로우'레벨을 유지한다. 이러한 조건에서 리드/라이트동작제어부(300)의 제4 낸드게이트(ND4)로부터 '하이'레벨이 출력되고 제2, 제3 낸드게이트(ND2)(ND3)를 통하여 래치된 라이트 데이타가 통과할 수 있는 길이 마련된다. 제1 인버터(IV1)의 출력은 '하이'레벨이 되며, 제2 인버터(IV2)의 출력은 '로우'레벨이 되므로 래치된 데이타는 드라이버(200)를 구동하여 데이타라인(SDB)(/SDB)에 유효한 데이타를 싣게 된다.First, when the data is 'high' level during the write operation, when the data is latched by the latch means 110, the write data valid through the inverter 112 and the third inverter IV3 of the data transfer means 120 are valid. The WBEN and WTEN signals maintain the 'high' level during the write operation and the / SDBEN signal sets the 'low' level so that the data during the write operation can be loaded on the data line (SDB) (/ SDB). Keep it. Under these conditions, the 'high' level is output from the fourth NAND gate ND4 of the read / write operation control unit 300 and the write data latched through the second and third NAND gates ND2 and ND3 may pass. The way is provided. Since the output of the first inverter IV1 is at the 'high' level and the output of the second inverter IV2 is at the 'low' level, the latched data drives the driver 200 to drive the data line SDB (/ SDB). ) Will contain valid data.
그 다음, 라이트 동작이 완료되면 WBEN, WTEN, /SDBEN 신호들이 각각 '로우', '로우', '하이'레벨을 유지하게 된다. 이러한 조건은 리드/라이트동작제어부(300)를 통해 데이타라인(SDB)(/SDB)에 드라이버부(200)의 풀업용 제1, 제2 PMOS 트랜지스터(P1)(P2)와 프리차아지-이퀄라이즈부(400)에 의해 프라차아지 및 이퀄라이즈 된다.Then, when the write operation is completed, the WBEN, WTEN, and / SDBEN signals maintain the 'low', 'low', and 'high' levels, respectively. This condition is applied to the data line SDB (/ SDB) through the read / write operation control unit 300 and the first and second PMOS transistors P1 and P2 for the pull-up of the driver unit 200 and the precharge equalizer. Praise and equalize by the rise unit 400.
그 다음, 상기 프리차아지 및 이퀄라이즈된 상태에서 리드(Read) 동작이 수행되면, WTEN, WBEN 신호는 '로우'레벨을 유지하여 제2 인버터(IV2)의 출력이 '하이'레벨이 되고 제1, 제2 노아게이트(NR1)(NR2)의 출력이 '로우'레벨이 되어 풀다운용 제1, 제2 NMOS 트랜지스터(N1)(N2)를 턴 오프(Turn-off) 시킨다. 한편, 리드 데이타를 센싱하고자 하는 시점에서 /SDBEN 신호가 '로우'레벨이 되어 프리차아지-이퀄라지즈부(400)가 턴 오프되어 프리차아지 및 이퀄라지즈가 해제된다. 이와 동시에 리드 데이타를 센싱하여 데이타를 읽게된다.Next, when a read operation is performed in the precharge and equalized states, the WTEN and WBEN signals are maintained at a 'low' level so that the output of the second inverter IV2 is at a 'high' level. The outputs of the first and second NOR gates NR1 and NR2 become 'low' levels to turn off the first and second NMOS transistors N1 and N2 for pull-down. Meanwhile, when the read data is to be sensed, the / SDBEN signal becomes 'low' level, and the precharge-equalize unit 400 is turned off to release the precharge and equalize. At the same time, the read data is sensed to read the data.
그 다음, 리드 동작이 완료되면, 라이트 동작과 마찬가지로 /SDBEN 신호가 '하이'레벨이 되어 드라이버부(200)의 풀업용 제1, 제2 PMOS 트랜지스터(P1)(P2)와 프리차아지-이퀄라이즈부(400)에 의해 데이타 라인이 프리차아지 및 이퀄라이즈 된다.Then, when the read operation is completed, the / SDBEN signal becomes 'high' level as in the write operation, and the first and second PMOS transistors P1 and P2 for pull-up of the driver unit 200 and precharge-equal equalization. The rise line 400 precharges and equalizes the data line.
상술한 본 발명의 반도체 메모리 장치의 동작은 종래 기술과는 달리 리드/라이트동작제어부(300)를 통하여 드라이버부(200)의 모스 트랜지스터가 리드/라이트 동작에 있어서의 프리차아지 소자로 재활용되게하여 프리차아지-이퀄라이즈부(400)의 PMOS 트랜지스터들의 사이즈를 줄일 수 있게 한다.Unlike the related art, the operation of the semiconductor memory device of the present invention described above allows the MOS transistor of the driver unit 200 to be recycled to the precharge device in the read / write operation through the read / write operation control unit 300. It is possible to reduce the size of the PMOS transistors of the precharge-equalization unit 400.
또한, 상술한 실시예에서는 리드/라이트 동작시 프리차아지 레벨을 VDD 레벨로 하였을 때를 설명한 것이고, 상기 프리차아지 레벨을 VSS 레벨로 하여 그에 맞는 리드/라이트동작제어부 및 드라이버부를 수정함으로써 본 발명의 요지를 벗어나지 않는 동일한 동작을 나타낼 수 있다.In addition, the above-described embodiment describes the case where the precharge level is set to the VDD level during the read / write operation, and the read / write operation control unit and the driver unit are modified according to the precharge level as the VSS level. The same operation can be performed without departing from the gist of the present invention.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
상술한 본 발명의 반도체 메모리 장치에 의하면, 리드/라이트동작제어부(300)를 통하여 드라이버부(200)의 모스 트랜지스터가 리드/라이트 동작에 있어서의 프리차아지 소자로 재활용되게하여 프리차아지-이퀄라이즈부(400)의 PMOS 트랜지스터들의 사이즈를 줄일 수 있게 한다.According to the semiconductor memory device of the present invention described above, the MOS transistor of the driver unit 200 is recycled to the precharge element in the read / write operation through the read / write operation control unit 300 so as to precharge-equal-equalize. It is possible to reduce the size of the PMOS transistors of the rise unit 400.
이에의해, 데이타 라인(SDB)(/SDB)의 로딩을 줄일 수 있어 고속 동작이 가능한 메모리를 구현할 수 있다.As a result, the loading of the data line SDB (/ SDB) can be reduced, and a memory capable of high-speed operation can be implemented.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010056496A KR100772093B1 (en) | 2001-09-13 | 2001-09-13 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010056496A KR100772093B1 (en) | 2001-09-13 | 2001-09-13 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030023334A true KR20030023334A (en) | 2003-03-19 |
KR100772093B1 KR100772093B1 (en) | 2007-11-01 |
Family
ID=27723870
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010056496A KR100772093B1 (en) | 2001-09-13 | 2001-09-13 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100772093B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7821845B2 (en) | 2007-08-02 | 2010-10-26 | Samsung Electronics Co., Ltd. | Write driver circuit of an unmuxed bit line scheme |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100309801B1 (en) * | 1994-12-28 | 2001-12-15 | 윤종용 | Semiconductor memory device with dual precharge circuits |
KR20010004539A (en) * | 1999-06-29 | 2001-01-15 | 김영환 | Semiconductor memory device |
KR100328698B1 (en) * | 1999-12-23 | 2002-03-20 | 박종섭 | Write driver circuit of sram |
-
2001
- 2001-09-13 KR KR1020010056496A patent/KR100772093B1/en not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7821845B2 (en) | 2007-08-02 | 2010-10-26 | Samsung Electronics Co., Ltd. | Write driver circuit of an unmuxed bit line scheme |
KR101239226B1 (en) * | 2007-08-02 | 2013-03-06 | 삼성전자주식회사 | Write driver circuitry for unmuxed bitline scheme |
Also Published As
Publication number | Publication date |
---|---|
KR100772093B1 (en) | 2007-11-01 |
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A201 | Request for examination | ||
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